Bài tập Điện

BÀI TẬP PHẦN 1 Cho bảng trạng thái sau: C B A F1 F2 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 1 1 1 0 0 1 1 1 1 1 0 Viết biểu thức hàm F1 và F2 dưới dạng tổng chuẩn và tích chuẩn. Rút gọn F1 và F2 theo dạng SOP Rút gọn F1 và F2 theo dạng POS Cho bảng trạng thái sau C B A F1 F2 0 0 0 1 1 0 0 1 0 x 0 1 0 x 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 x 1 1 0 x x 1 1 1 0 0 Viết biểu thức hàm F1 và F2 dưới dạng tổng chuẩn và tích chuẩn. Rút gọn F1 và F2 theo dạng SOP Rút gọn F1 và F2 theo dạng POS Cho các hàm sau F1(A,B,C,D)=ABCD+ABD+ACD+AC F2(A,B,C,D)=(B+C+D)A+C+DB+D Hãy lập bảng trạng thái của F1 và F2 Chứng minh các biểu thức sau bằng đại số Boole AB+AD+BCD=A+DA+CB+D CD+BC+ABD=A+CB+CB+D Z+XY+XZ=X+ZY+Z A⨁B=A⨁B ABA⨁B⨁C=ABC X⨁Y=X⨁Y=X⨁Y=XY+XY AB+AB=AB+AB X⨁Y⨁Z=X⨁Y⨁Z=X⨁Y⨁Z AB+BC+CA=(A+B)(B+C)(C+A) A.C+B.C=A.C+B.C A+BA+CB+C=A+BA+C A+C.(B+C)=A+C.(B+C) Cho AB=0 và A+B=1, chứng minh đẳng thức AC+AB+BC=B+C Cho hàm F(A,B,C) có sơ đồ logic như hình vẽ. Xác định biểu thức của hàm F(A,B,C). F A B C Chứng minh F có thể thực hiện chỉ bằng một cổng logic duy nhất. Cho 3 hàm F(A,B,C), G(A,B,C) va H(A,B,C) có quan hệ logic với nhau: F=G⨁H, với hàm F(A,B,C)=P (0,2,5) và G(A,B,C)=S(0,1,5,7). Hãy xác định dạng S hoặc dạng P của hàm H(A,B,C). Cho các hàm sau F1A,B,C,D=A⨁B+BCD+BCDC+A⊕B+BDC F2A,B,C,D=A+CC+D+ABD F3A,B,C,D=AB+ABD(B+CD) Hãy biểu diễn các hàm trên bìa Karnaugh Viết biểu thức của các hàm dưới dạng tích các tổng (POS) Rút gọn và vẽ mạch thực hiện dùng toàn cổng NAND Đơn giản các biểu thức sau bằng phương pháp đại số y=ABC+ABC+ABC+ABC+ABC y=C+D+ACD+ABC+ABCD+ACD y=AC(ABD)+ABCD+ABC Cho hàm fA,B,C,D=ABD+ABD+BCD+AD+ABCD Tìm biểu thức rút gọn của f theo dạng SOP và POS. Vẽ sơ đồ logic cài đặt cho hàm f dạng rút gọn POS ở trên chỉ dùng các cổng NOR 2 ngõ vào. Dùng bảng Karnaugh rút gọn các hàm sau (A=MSB) F(A,B,C,D)=å(0,2,8,9,10,11) F(A,B,C,D)=å(0,2,4,5,6,7,8,10,11,12) F(A,B,C,D)=å(6,7,14,15)+d(1,3,4,5,8,9) F(A,B,C,D)=å(1,3,4,7,11,13)+d(5,8,9,10,15) F(A,B,C,D,E)=å(2,7,9,11,12,13,15,18,22,24,25,27,28,29,31) F(A,B,C,D,E)=å(0,2,8,10,13,15,16,18,24,25,26,29,31)+d(7,9,14,30) Thực hiện hàm FA,B,C,D=BC+D+ACD chỉ dùng cổng NAND Thực hiện hàm FA,B,C,D=A+B(C+BCD) chỉ dùng cổng NOR Cho các hàm sau: FA,B,C,D=∑0,2,3,4,6,7,8+d(5,12,14) GA,B,C,D=∏2,3,8,9,10,12,14,15.d(0,11,13) Rút gọn hàm F và thực hiện F dùng cấu trúc cổng AND-OR Rút gọn hàm G và thực hiện G dùng cấu trúc cổng OR-AND Thực hiện F dùng cấu trúc toàn NAND Sử dụng mạch 74LS138 (có thể dùng thêm cổng logic) để thực hiện hàm: F1x,y,z=∑2,5,7 F2x,y,z=∏0,1,4 Sử dụng Mux 8®1 thực hiện hàm: Fx,y,z=∑0,1,4,7 Thực hiện các hàm sau bằng IC 74138 và các cổng cần thiết fA,C,B,D=∑0,1,3,9,10,11 fA,C,B,D=∑0,1,2,3,5,7,12,13,14,15 F1X,Y,Z=XYZ+XYZ+XY+YZ+XYZ F2X,Y,Z=XZ+YZ PHẦN 2 Thiết kế một hệ thống có 3 ngõ vào và 1 ngõ ra, ngõ ra ở trạng thái “1” chỉ khi có số lẻ ngõ vào ở trạng thái “1). Thiết kế một hệ thống có 4 ngõ vào A,B,C,D và một ngõ ra F, ngõ ra ở trạng thái “1” chỉ khi A=B=1 hoặc C=D=1. Thiết kế một mạch tổ hợp có 3 ngõ vào X,Y,Z và 3 ngõ ra a, b, c. Khi giá trị thập phân của ngõ vào bằng 0,1,2,3 thì giá trị thập phân ngõ ra lớn hơn giá trị ngõ vào 1 đơn vị. Khi giá trị thập phân của ngõ vào là 4,5,6,7 thì giá trị thập phân của ngõ ra nhỏ hơn giá trị ngõ vào 1 đơn vị. Thiết kế mạch tổ hợp nhận 1 số vào là số nhị phân 4 bit: DCBA (D là bit MSB) và một ngõ ra F. Ngõ ra F=1 khi số thập phân tương ứng với DCBA chia hết cho 4 hoặc 5 hoặc 6 hoặc 7. Tìm biểu thức logic rút gọn cho F. Thiết kế mạch (chỉ sử dụng các cổng NAND). Một mạch tổ hợp có 5 ngõ vào A,B,C,D,E và một ngõ ra Y. Ngõ vào làm một từ mã thuộc bộ mã như sau: E D C B A 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1 0 0 0 1 1 1 1 1 Thiết kế mạch tổ hợp dùng cổng AND-OR sao cho Y=1 khi ngõ vào là một từ mã đúng và Y=0 khi ngõ vào là một từ mã sai. Thực hiện lại câu a chỉ dùng toàn cổng NAND. Thực hiện mạch cộng toàn phần (FA) trên cơ sở mạch chọn kênh (Mux 4®1) Cho F là một hàm 4 biến A,B,C,D. Hàm F=1 nếu trị phập phân tương ứng với các biến của hàm chia hết cho 3 hoặc 5, ngược lại F=0. Thực hiện hàm F bằng mạch chọn kênh (Mux 16®1) Thực hiện hàm F bằng mạch chọn kênh (Mux 8®1) và các cổng (nếu cần) Thực hiện hàm F bằng mạch chọn kênh (Mux 4®1) và các cổng (nếu cần) Thiết kế mạch cộng toàn phần (FA) bằng Mạch giải mã 74LS138 MUX 8 sang 1 Cho các hàm sau: Fx,y,z=x+z Gx,y,z=∑(2,3,5,6) Thiết kế mạch băng 74LS138 và một số cổng. Thiết kế bằng MUX 4 sang 1 Cho hàm FA,B,C,D=ABC+AD+AC. Thiết kế mạch bằng Mux 8 sang 1 Thiết kế mạch chuyển mã Gray 4bit sang mã nhị phân Sử dụng các cổng logic Mạch giải mã 4 sang 16 Sử dụng các cổng logic thiết kế mạch so sánh hai số nhị phân 4 bit X=x3x2x1x0 và Y=y3y2y1y0 với chức năng sau: Ngõ ra F=1 khi X=Y và F=0 khi X≠Y Không dùng bộ cộng, hãy thiết kế mạch tổ hợp tính R trong phép tính sau: R = X + k. Trong đó X là số nhị phân 3 bít và k = 1101B PHẦN 3: C B A J1 Q1 Clk K1 J2 Q2 Clk K2 J3 Q3 Clk K3 ‘1’ Clr Clr Clr Clr Clk Câu 1. Cho sơ đồ mạch như hình vẽ: Hãy lập giản đồ thời gian tại các đầu ra Q3, Q2, Q1 và cho biết chức năng của mạch (giả thiết trước khi hoạt động các đầu ra Q3, Q2, Q1 bị xóa về 0). Câu 2. Cho sơ đồ mạch như hình vẽ C B A J1 Q1 Clk K1 J2 Q2 Clk K2 J3 Q3 Clk K3 ‘1’ Clr Clr Clr Clr Clk Hãy lập giản đồ thời gian tại các đầu ra Q3, Q2, Q1 và cho biết chức năng của mạch (giả thiết trước khi hoạt động các đầu ra Q3, Q2, Q1 bị xóa về 0). Câu 3. Cho sơ đồ mạch như hình vẽ: C B A J1 Q1 Clk K1 J2 Q2 Clk K2 J3 Q3 Clk K3 ‘1’ Clr Clr Clr Clr Clk Hãy lập giản đồ thời gian tại các đầu ra Q3, Q2, Q1 và cho biết chức năng của mạch (giả thiết trước khi hoạt động các đầu ra Q3, Q2, Q1 bị xóa về 0). Câu 4. Sử dụng JK-FF, thiết kế mạch dãy thực hiện bảng chức năng sau: x Trạng thái hiện tại Trạng thái tiếp theo Đáp ứng ra (Z) x=0 x=1 x=0 x=1 A D B 1 0 B F C 1 1 C D F 1 0 D C E 1 0 E C D 1 1 F D D 1 1 G D C 1 1 Câu 5. Sử dụng JK-FF, thiết kế mạch dãy thực hiện bảng chức năng sau: x Trạng thái hiện tại Trạng thái tiếp theo Đáp ứng ra (Z) x=0 x=1 x=0 x=1 A C E 0 1 B F C 1 1 C A F 0 1 D D B 0 1 E C A 1 1 F A A 1 1 G A C 1 1 Câu 6. Sử dụng JK-FF, thiết kế mạch dãy thực hiện bảng chức năng sau: x Trạng thái hiện tại Trạng thái tiếp theo Đáp ứng ra (Z) x=0 x=1 x=0 x=1 A C B 1 0 B D A 1 0 C A E 1 1 D B E 1 1 E G A 1 1 F G B 1 1 G A B 0 0 Câu 7. Phân tích mạch dãy có sơ đồ được biểu diễn trên hình vẽ sau: Z J2 Q2 Clk K2 x1 x2 J1 Q1 K1 Clk Clk Câu 8. Phân tích mạch dãy có sơ đồ được biểu diễn trên hình vẽ sau: y J2 Q2 K2 x1 x2 J1 Q1 K1 Clk Clk Clk Câu 9. Phân tích mạch dãy có sơ đồ được biểu diễn trên hình vẽ sau: Z J2 Q2 Clk K2 x1 x2 J1 Q1 Clk K1 Clk Câu 10. Thiết kế một mạch dãy đồng bộ có một đầu vào X và một đầu ra Z hoạt động theo yêu cầu: Tín hiệu vào là 0 hoặc 1 xuất hiện ngẫu nhiên, liên tục. Z =1 khi gặp dãy số vào là 011 hoặc 101. Z=0 trong mọi trường hợp khác Dùng JK-FF để thực hiện Câu 11. Thiết kế một mạch dãy đồng bộ có một đầu vào X và một đầu ra Z hoạt động theo yêu cầu: Tín hiệu vào là 0 hoặc 1 xuất hiện ngẫu nhiên, liên tục. Z =1 khi gặp dãy số vào là 011 hoặc 110. Z=0 trong mọi trường hợp khác Dùng JK-FF để thực hiện Câu 12. Thiết kế một mạch dãy đồng bộ có một đầu vào X và một đầu ra Z hoạt động theo yêu cầu: Tín hiệu vào là 0 hoặc 1 xuất hiện ngẫu nhiên, liên tục. Z =1 khi gặp dãy số vào là 010 hoặc 100. Z=0 trong mọi trường hợp khác Dùng JK-FF để thực hiện Câu 13. Phân tích các mạch dãy sau: Q2 Q2 D2 Clk Å z2 z1 Clk Q1 Q1 D1 Clk x x Clk Å z2 z1 Q1 Q1 T1 Clk Q2 Q2 T2 Clk Clk Å y2 y1 Q Q R Clk S x1 x2 C B A J1 Q1 Clk K1 J2 Q2 Clk K2 J3 Q3 Clk K3 ‘1’ Clr Clr Clr Clr Clk