Bài giảng Kỹ thuật số - Cao Thị Thu Hương

3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 1: Phân tích yêu cầu • xác định đầu vào, đầu ra và mối quan hệ logic giữa hàm và biến. 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 2: Bảng trạng thái: • Từ các yêu cầu cụ thể liệt kê thành bảng biểu diễn quan hệ tương ứng giữa trạng thái tín hiệu đầu vào và trạng thái hàm số đầu ra → đây là bảng chức năng • Thay các giá trị logic cho trạng thái (dùng các ký hiệu 0 và 1 thay cho các trạng thái tương ứng) của đầu vào và đầu ra → Kết quả có bảng trạng thái. –Từ một bảng chức năng có thể được các bảng trạng thái khác nhau, nếu thay giá trị logic khác nhau. 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 3: Biểu thức logic: • Với các tổ hợp trạng thái tín hiệu đầu vào không thể có hay bị cấm, → ở bảng bảng chức năng hoặc bảng trạng thái thì: – Có thể không liệt kê – Có thể liệt kê, nhưng tại đầu ra, ở trạng thái tương ứng ghi dấu “X” hoặc dầu “-” • Thường sử dụng các trạng thái đánh dấu “X” hoặc dầu “-” để tối thiểu hoá hàm logic. 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 4: Tối thiểu hàm logic: • Thiết kế sơ đồ mạch logic trực tiếp từ hàm số có được từ bảng trạng thái thường là rất phức tạp. • Khi đã thực hiện tối thiểu hoá hàm logic, nói chung việc thiết kế thuận lợi hơn, không những chỉ dùng số linh kiện ít hơn, mà còn nâng cao độ tin cậy của mạch logic.

pdf183 trang | Chia sẻ: thanhle95 | Lượt xem: 549 | Lượt tải: 1download
Bạn đang xem trước 20 trang tài liệu Bài giảng Kỹ thuật số - Cao Thị Thu Hương, để xem tài liệu hoàn chỉnh bạn click vào nút DOWNLOAD ở trên
C T H C T H KỸ THUẬT SỐ (DIGITAL ENGINEERING) ☺: Cao Thị Thu Hương : huongct@neu.edu.vn : A1-1310 C T H © Cao Thị Thu Hương - NEU NỘI DUNG HỌC PHẦN KỸ THUẬT SỐ ĐẠI SỐ LOGIC CÁC CỔNG LOGIC CÁC MẠCH TỔ HỢP CÁC MẠCH DÃY 2 C T H C T H CHƯƠNG 3: CÁC MẠCH TỔ HỢP KỸ THUẬT SỐ (DIGITAL ENGINEERING) ☺: Cao Thị Thu Hương : huongct@neu.edu.vn : A1-1310 C T H © Cao Thị Thu Hương - NEU CHƯƠNG 3: CÁC MẠCH TỔ HỢP 3.1. Phân tích và thiết kế các mạch tổ hợp 3.2. Bộ so sánh 3.3. Mạch số học 3.4. Bộ hợp kênh và phân kênh 3.5. Mạch chuyển mã 3.6. Mạch tạo và kiểm tra chẵn lẻ 3.7. Mạch tạo mã và giải mã Hamming 3.8. Sử dụng công cụ mô phỏng để thiết kế mạch 4 C T H © Cao Thị Thu Hương - NEU Giới thiệu ❖Hệ logic được chia thành 2 lớp hệ: ▪ Hệ tổ hợp: • Tín hiệu ra chỉ phụ thuộc tín hiệu vào ở hiện tại → Hệ không nhớ • Hệ tổ hợp chỉ cần thực hiện bằng những phần tử logic cơ bản ▪ Hệ dãy: • Tín hiệu ra không chỉ phụ thuộc tín hiệu vào ở hiện tại mà còn phụ thuộc quá khứ của tín hiệu vào → Hệ có nhớ •Mạch thực hiện của hệ dãy bắt buộc phải có các phần tử nhớ. Ngoài ra còn có thể có thêm các phần tử logic cơ bản. 5 C T H © Cao Thị Thu Hương - NEU Nguyên tắc ❖Một hệ tổ hợp phức tạp có thể thực hiện bằng cách mắc các phần tử logic cơ bản theo nguyên tắc: ▪ Đầu ra của một phần tử logic có thể nối vào một hoặc nhiều đầu vào của các phần tử logic cơ bản khác. ▪ Không được nối trực tiếp 2 đầu ra của 2 phần tử logic cơ bản lại với nhau. 6 C T H © Cao Thị Thu Hương - NEU CHƯƠNG 3: CÁC MẠCH TỔ HỢP 3.1. Phân tích và thiết kế các mạch tổ hợp 3.2. Bộ so sánh 3.3. Mạch số học 3.4. Bộ hợp kênh và phân kênh 3.5. Mạch chuyển mã 3.6. Mạch tạo và kiểm tra chẵn lẻ 3.7. Mạch tạo mã và giải mã Hamming 3.8. Sử dụng công cụ mô phỏng để thiết kế mạch 7 C T H © Cao Thị Thu Hương - NEU CHƯƠNG 3: CÁC MẠCH TỔ HỢP 3.1. Phân tích và thiết kế các mạch tổ hợp 3.2. Bộ so sánh 3.3. Mạch số học 3.4. Bộ hợp kênh và phân kênh 3.5. Mạch chuyển mã 3.6. Mạch tạo và kiểm tra chẵn lẻ 3.7. Mạch tạo mã và giải mã Hamming 3.8. Sử dụng công cụ mô phỏng để thiết kế mạch 8 C T H © Cao Thị Thu Hương - NEU 3.1. Phân tích và thiết kế các mạch tổ hợp ❖ 3.1.1. Phân tích mạch tổ hợp ❖ 3.1.2. Thiết kế mạch tổ hợp 9 C T H © Cao Thị Thu Hương - NEU 3.1.1. Phân tích mạch tổ hợp ❖Phân tích mạch logic tổ hợp là đánh giá, phê phán một mạch đó. Trên cơ sở đó, có thể rút gọn, chuyển đổi dạng thực hiện của mạch điện để có được lời giải tối ưu theo một nghĩa nào đấy. ❖Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức độ phức tạp của của mạch cũng rất khác nhau. ▪ Nếu mạch đơn giản thì tiến hành lập bảng trạng thái, viết biểu thức, rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện. ▪ Nếu mạch phức tạp thì tiến hành phân đoạn mạch để viết biểu thức, sau đó rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện. 10 C T H © Cao Thị Thu Hương - NEU 3.1.1. Phân tích mạch tổ hợp ❖Ví dụ: Phân tích mạch logic sau và tối ưu mạch F A B C A B C A B C A B C 11 C T H © Cao Thị Thu Hương - NEU 3.1.1. Phân tích mạch tổ hợp ❖Viết biểu thức hàm và thực hiện rút gọn: → Sơ đồ mạch: A B C A B C A B C A B C 12 C T H © Cao Thị Thu Hương - NEU 3.1.1. Phân tích mạch tổ hợp ❖Thực hiện tối ưu về dạng toàn NAND: → Từ đó vẽ được mạch sau: F A B A C C B 13 C T H © Cao Thị Thu Hương - NEU 3.1.1. Phân tích mạch tổ hợp ❖Sơ đồ trên chưa thực sự tối ưu vì vẫn sử dụng 2 loại cổng NAND (NAND 2 lối vào và NAND 3 lối vào) → phải tối ưu về dạng NAND 2 lối vào: → sơ đồ mạch: ( ) ( ) . . . F AB AC BC A B C BC A B C BC ABC BC = + + = + + = + + = 14 C T H © Cao Thị Thu Hương - NEU 3.1.1. Phân tích mạch tổ hợp ❖ Tính đa chức năng của cổng NOR: 15 C T H © Cao Thị Thu Hương - NEU 3.1.1. Phân tích mạch tổ hợp ❖ Tính đa chức năng của cổng NAND 16 C T H © Cao Thị Thu Hương - NEU Ví dụ ❖ Ví dụ 1: Cho hình vẽ sau: a) Viết biểu thức hàm ra F. b) Xây dựng bảng trạng thái. c) Tối ưu hóa mạch. 17 C T H © Cao Thị Thu Hương - NEU Ví dụ ❖ Ví dụ 2: Cho hàm logic F = A.B + B.C + A.C ▪ a) Viết lại biểu thức F theo cấu trúc toàn NAND. ▪ b) Viết lại biểu thức F theo cấu trúc toàn NOR. ▪ c) Vẽ mạch logic hàm F theo cấu trúc toàn NAND và toàn NOR. 18 C T H © Cao Thị Thu Hương - NEU Ví dụ ❖Ví dụ 3: Viết biểu thức hàm ra F của mạch điện sau và lập bảng trạng thái tương ứng: 19 C T H © Cao Thị Thu Hương - NEU Ví dụ ❖Ví dụ 4: Cho hình vẽ sau: ▪ Viết biểu thức hàm F. ▪ Lập bảng trạng thái. ▪ Tối ưu mạch về dạng toàn NAND. 20 C T H © Cao Thị Thu Hương - NEU 3.1.2. Thiết kế mạch tổ hợp ❖ Phương pháp thiết kế logic các mạch tổ hợp là các bước cơ bản tìm ra sơ đồ mạch điện logic từ các yêu cầu nhiệm vụ đã cho. 21 C T H © Cao Thị Thu Hương - NEU 3.1.2. Thiết kế mạch tổ hợp ❖Quá trình thiết kế nói chung của mạch tổ hợp gồm các bước: Bảng Karnaugh Tối thiểu hóa Biểu thức logic Vấn đề logic thực Bảng trạng thái Biểu thức logic Sơ đồ logic Tối thiểu hóa Rút gọn hàm logic 22 C T H © Cao Thị Thu Hương - NEU 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 1: Phân tích yêu cầu • xác định đầu vào, đầu ra và mối quan hệ logic giữa hàm và biến. 23 C T H © Cao Thị Thu Hương - NEU 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 2: Bảng trạng thái: • Từ các yêu cầu cụ thể liệt kê thành bảng biểu diễn quan hệ tương ứng giữa trạng thái tín hiệu đầu vào và trạng thái hàm số đầu ra → đây là bảng chức năng • Thay các giá trị logic cho trạng thái (dùng các ký hiệu 0 và 1 thay cho các trạng thái tương ứng) của đầu vào và đầu ra → Kết quả có bảng trạng thái. –Từ một bảng chức năng có thể được các bảng trạng thái khác nhau, nếu thay giá trị logic khác nhau. 24 C T H © Cao Thị Thu Hương - NEU 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 3: Biểu thức logic: • Với các tổ hợp trạng thái tín hiệu đầu vào không thể có hay bị cấm, → ở bảng bảng chức năng hoặc bảng trạng thái thì: – Có thể không liệt kê – Có thể liệt kê, nhưng tại đầu ra, ở trạng thái tương ứng ghi dấu “X” hoặc dầu “-” • Thường sử dụng các trạng thái đánh dấu “X” hoặc dầu “-” để tối thiểu hoá hàm logic. 25 C T H © Cao Thị Thu Hương - NEU 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 4: Tối thiểu hàm logic: • Thiết kế sơ đồ mạch logic trực tiếp từ hàm số có được từ bảng trạng thái thường là rất phức tạp. •Khi đã thực hiện tối thiểu hoá hàm logic, nói chung việc thiết kế thuận lợi hơn, không những chỉ dùng số linh kiện ít hơn, mà còn nâng cao độ tin cậy của mạch logic. 26 C T H © Cao Thị Thu Hương - NEU 3.1.2. Thiết kế mạch tổ hợp ❖5 bước chính của quá trình thiết kế: ▪ Bước 5: Vẽ sơ đồ logic: • Kết quả việc tối thiểu hoá là biểu thức logic OR – AND. • Phụ thuộc vào việc chọn lựa loại cổng logic cụ thể, cần biến đổi biểu thức logic đó thành dạng phù hợp. –Ví dụ: nếu chọn dùng cổng NAND phải có biểu thức dạng NAND hoặc dùng cổng NOR, NORAND phải có biểu thức tương ứng. 27 C T H © Cao Thị Thu Hương - NEU Ví dụ thiết kế mạch logic ❖VD: ▪ Trong 1 ngôi nhà hai tầng, người ta lắp hai chuyển mạch hai chiều tại hai tầng, sao cho ở tầng nào cũng có thể bật hoặc tắt đèn. Hãy thiết kế một mạch logic mô phỏng hệ thống đó? 28 C T H © Cao Thị Thu Hương - NEU Ví dụ thiết kế mạch logic ❖VD: ▪ Nếu ký hiệu hai công tắc là hai biến A, B. ▪ Khi ở tầng 1 bật đèn và lên tầng 2 thì tắt đèn đi và ngược lại. Như vậy đèn chỉ có thể sáng ứng với hai tổ hợp chuyển mạch ở vị trí ngược nhau. Còn đèn tắt khi ở vị trí giống nhau. ▪ Hệ thống chiếu sáng trong có sơ đồ như hình 29 C T H © Cao Thị Thu Hương - NEU Ví dụ thiết kế mạch logic ❖VD: ▪ Bảng trạng thái mô tả hoạt động của hệ chiếu sáng ▪ Biểu thức của hàm là: hoặc 30 A B F=A  B 0 0 0 0 1 1 1 0 1 1 1 0 = + = F AB AB A B =F ABA ABB C T H © Cao Thị Thu Hương - NEU Ví dụ thiết kế mạch logic ❖VD: ▪ Biểu thức của hàm là: hoặc ▪ Sơ đồ mạch: 31 = + = F AB AB A B =F ABA ABB A B F C T H © Cao Thị Thu Hương - NEU CHƯƠNG 3: CÁC MẠCH TỔ HỢP 3.1. Phân tích và thiết kế các mạch tổ hợp 3.2. Bộ so sánh 3.3. Mạch số học 3.4. Bộ hợp kênh và phân kênh 3.5. Mạch chuyển mã 3.6. Mạch tạo và kiểm tra chẵn lẻ 3.7. Mạch tạo mã và giải mã Hamming 3.8. Sử dụng công cụ mô phỏng để thiết kế mạch 32 C T H © Cao Thị Thu Hương - NEU 3.2. Mạch so sánh ❖ 3.2.1. Mạch so sánh đơn giản ❖ 3.2.2. Mạch so sánh đầy đủ 33 C T H © Cao Thị Thu Hương - NEU 3.2.1. Mạch so sánh đơn giản ❖Mạch so sánh 1 bit ▪ Bảng trạng thái của mạch so sánh ▪ Mạch điện Mạch so sánh 1 bit a b Fn Fb Fl 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 =Fn a.b = Fb a b =Fl a.b 34 C T H © Cao Thị Thu Hương - NEU 3.2.1. Mạch so sánh đơn giản ❖So sánh 2 số 4 bit ▪ A = a3a2a1a0 ▪ B = b3b2b1b0 Kết quả so sánh: A=B hay A≠B A = B nếu: (a3 = b3) và (a2 = b2) và (a1 = b1) và (a0 = b0) 35 C T H © Cao Thị Thu Hương - NEU 3.2.1. Mạch so sánh đơn giản ❖So sánh 2 số 4 bit (so sánh bằng) ▪ A = a3a2a1a0 ▪ B = b3b2b1b0 A = B nếu: (a3 = b3) và (a2 = b2) và (a1 = b1) và (a0 = b0) 36 C T H © Cao Thị Thu Hương - NEU 3.2.1. Mạch so sánh đơn giản ❖ So sánh 2 số 4 bit (so sánh bằng) ▪ A = a3a2a1a0 ▪ B = b3b2b1b0 A = B nếu: (a3 = b3) và (a2 = b2) và (a1 = b1) và (a0 = b0) a3 b3 a2 b2 a1 b1 a0 b0 A=B 37 C T H © Cao Thị Thu Hương - NEU 3.2.2. Mạch so sánh đầy đủ ❖ Thực hiện so sánh từng bit một, bắt đầu từ MSB. ❖ Phần tử so sánh Phần tử so sánh E ai bi Si Ei Ii E: cho phép so sánh ▪ E = 1: so sánh ▪ E = 0: không so sánh E ai bi ai=bi Ei ai>bi Si ai<bi Ii 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 1 0 0 0 38 C T H © Cao Thị Thu Hương - NEU 3.2.2. Mạch so sánh đầy đủ E ai bi ai=bi Ei ai>bi Si ai<bi Ii 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 1 0 0 0 = = =  = + = = + i i i i i i i i i i ii i i i i i S E(ab ) I E(ab ) E E(a b ) Eab Ea b E.S .I E(S I ) ❖ Phần tử so sánh 39 C T H © Cao Thị Thu Hương - NEU 3.2.2. Mạch so sánh đầy đủ = = = + i i i i i i i i i S E(ab ) I E(ab ) E E(S I ) ai bi E Si Ei ❖ Phần tử so sánh 40 C T H © Cao Thị Thu Hương - NEU 3.2.2. Mạch so sánh đầy đủ ❖So sánh đầy đủ: Mạch so sánh song song ▪ Ví dụ: So sánh 2 số 3 bit: •A = a2a1a0 •B = b2b1b0 a2 b2 E E A>B A<B A=B Phần tử so sánh Phần tử so sánh Phần tử so sánh a1 b1 a0 b0 S1 E1 I1 S0 E0 I0 S2 E2 I2 41 C T H © Cao Thị Thu Hương - NEU CHƯƠNG 3: CÁC MẠCH TỔ HỢP 3.1. Phân tích và thiết kế các mạch tổ hợp 3.2. Bộ so sánh 3.3. Mạch số học 3.4. Bộ hợp kênh và phân kênh 3.5. Mạch chuyển mã 3.6. Mạch tạo và kiểm tra chẵn lẻ 3.7. Mạch tạo mã và giải mã Hamming 3.8. Sử dụng công cụ mô phỏng để thiết kế mạch 42 C T H © Cao Thị Thu Hương - NEU 3.3. Mạch số học ❖3.3.1. Mạch cộng hai số nhị phân ❖3.3.2. Mạch trừ hai số nhị phân ❖3.3.3. Mạch nhân hai số nhị phân 43 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân S=a  b C= ab Mạch bán tổng (HA- Half Adder) HA a b S C (Tổng) (Số nhớ) ❖Mạch cộng hai số một bit a b S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 44 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân ❖Mạch cộng hai số nhiều bit S4 S3 S2 S1 S0 C3 C2 C1 C0 A = a3 a2 a1 a0 B = b3 b2 b1 b0 C4 S3 C3 S2 C2 S1 C1 S0 Kết quả + 45 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân ❖Mạch cộng hai số nhiều bit: ▪ Thao tác lặp lại là cộng 2 bit với nhau và cộng với số nhớ ▪ Mạch cộng đầy đủ (FA- Full Adder) FA ai Ci bi Si Ci+1 Full Adder ai bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 46 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân aibi Ci 00 01 11 10 0 1 1 1 1 1 Si aibi Ci 00 01 11 10 0 1 1 1 1 1 Ci+1 ❖Mạch cộng hai số nhiều bit: ▪ Mạch cộng đầy đủ (Full Adder) ( ) ( ) ( ) ( ) ( ) ( ) ii i i i i i i i i i i i ii i i i i i i i i i i i i i i i i i i i i i i i S a b C a b C a b C a b C a b C b C a b C b C a b C a b C a b C a b C a b C = + + + = + + + =  +  =  +  =   ( ) ( ) ( ) i 1 i i i i i i i i i i i i i i i i i i i i C a b C a b C a b C a b a b a b C a b a b + = + + = + + =  + 47 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân ❖Mạch cộng hai số nhiều bit: ▪ Mạch cộng đầy đủ (Full Adder) 48 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân ❖Mạch cộng hai số nhiều bit: A = an-1an-2...a1a0 , B = bn-1bn-2...b1b0 Mạch cộng song song FA an-1 bn-1 Cn-1 Cn Sn-1 FA an-2 bn-2 Cn-2 Sn-2 FA a1 b1 C1 C2 S1 FA a0 b0 C0= 0 S0Sn 49 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân ❖Mạch cộng hai số nhiều bit: ▪ Mạch cộng song song tính trước số nhớ Ci+1 = aibi + Ci(ai  bi) Đặt: Pi = ai  bi và Gi = aibi → Ci+1 = Gi + Ci Pi C1 = G0 + C0P0 C2 = G1 + C1P1 = G1+(G0 + C0P0)P1 C2 = G1 + G0P1 + C0P0P1 G1 G0 P1 C2 1 2 P0 C0 G0 P0 C0 C1 1 2 50 C T H © Cao Thị Thu Hương - NEU 3.3.1. Mạch cộng hai số nhị phân ❖Mạch cộng hai số nhiều bit: ▪ Mạch cộng song song tính trước số nhớ •Ví dụ: Cộng 2 số 4 bit C4 = S4 S3 S2 S1 S0 C2 C1 a2 b2 a1 b1 a0 b0 P3 G3 P2 G2 P1 G1 P0 G0 Tính Pi và Gi a3 b3 a2 b2 a1 b1 a0 b0 Tính các số nhớ Tính tổng C0 a3 b3 C3C4 C0 51 C T H © Cao Thị Thu Hương - NEU 3.3.2. Mạch trừ hai số nhị phân ❖Mạch bán hiệu Bán hiệu ai bi Di Bi+1 (Half Subtractor) bi Di Bi+1 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 ai 0 ii1i iii b aB baD = = + ai bi Di Bi+1 52 C T H © Cao Thị Thu Hương - NEU 3.3.2. Mạch trừ hai số nhị phân ❖Mạch trừ đầy đủ: Phép trừ 2 số nhiều bit cho nhau. Thao tác lặp lại là trừ 2 bit cho nhau và trừ số vay Mạch trừ đầy đủ ai bi Bi Di Bi+1 (Full Subtractor) ai bi Bi Di Bi+1 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 Di Bi+1 Bán hiệu Bán hiệu Bi ai bi Di Bi+1 53 C T H © Cao Thị Thu Hương - NEU 3.3.2. Mạch trừ hai số nhị phân ❖Mạch trừ song song: ▪ Thực hiện như Mạch cộng song song. ▪ Trừ 2 số n bit cần n Mạch trừ đầy đủ. • Trong Mạch cộng song song thay Mạch cộng đầy đủ bằng Mạch trừ đầy đủ, đầu ra số nhớ trở thành đầu ra số vay 54 C T H © Cao Thị Thu Hương - NEU 3.3.3. Mạch nhân hai số nhị phân ❖Giả thiết nhân 2 số 4 bit A và B: A = a3a2a1a0, B = b3b2b1b0 a3 a2 a1 a0 b3 b2 b1 b0 a3b0 a2b0 a1b0 a0b0 a3b1 a2b1 a1b1 a0b1 a3b2 a2b2 a1b2 a0b2 a3b3 a2b3 a1b3 a0b3 p7 p6 p5 p4 p3 p2 p1 p0 55 C T H © Cao Thị Thu Hương - NEU 3.3.3. Mạch nhân hai số nhị phân ❖Dãy thao tác cần phải thực hiện khi nhân 2 số 4 bit A x b0 (A x b0) + (A x b1 dịch trái 1 bit) = 1 1+ (A x b2 dịch trái 2 bit) = 2 2+ (A x b3 dịch trái 3 bit) = 3 A x b2 A x b1 A x b3 A 0 (A x b0) + (A x ịch trái 1 bit) = 1 A 1 56 C T H © Cao Thị Thu Hương - NEU 3.3.3. Mạch nhân hai số nhị phân ❖CI: Carry Input ▪ vào số nhớ ❖CO: Carry Output ▪ ra số nhớ a0a1a2a3b 0 3 2 1 0 CI 3 2 1 0 1 CO 3 2 1 0 0 0 0 3 2 1 0 CI 3 2 1 0 2 CO 3 2 1 0 3 2 1 0 CI 3 2 1 0 3 CO 3 2 1 0 a0a1a2a3 a0a1a2a3 a0a1a2a3 b 1 b 2 b 3 57 C T H © Cao Thị Thu Hương - NEU CHƯƠNG 3: CÁC MẠCH TỔ HỢP 3.1. Phân tích và thiết kế các mạch tổ hợp 3.2. Bộ so sánh 3.3. Mạch số học 3.4. Bộ hợp kênh và phân kênh 3.5. Mạch chuyển mã 3.6. Mạch tạo và kiểm tra chẵn lẻ 3.7. Mạch tạo mã và giải mã Hamming 3.8. Sử dụng công cụ mô phỏng để thiết kế mạch 58 C T H © Cao Thị Thu Hương - NEU 3.4. Mạch hợp kênh và phân kênh ❖ 3.4.1. Mạch hợp kênh (Multiplexer -MUX) ❖ 3.4.2. Mạch phân kênh (Demultiplexer-DEMUX) ❖ 3.4.3. Một số ứng dụng 59 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) ❖Mạch hợp kênh còn gọi là Mạch dồn kênh (hay mạch ghép kênh), nó cũng được gọi là Mạch chọn dữ liệu (Data Selector). ❖Chức năng logic cơ bản của mạch hợp kênh là dưới sự điều khiển của tín hiệu chọn (n đầu vào điều khiển) thực hiện chọn ra kênh nào đó (trong số 2n kênh đầu vào) để nối thông tín hiệu đầu vào được chọn đến đầu ra. 60 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) ❖ Có nhiều đầu vào tín hiệu và một đầu ra. ❖ Chức năng: chọn lấy một trong các tín hiệu đầu vào đưa tới đầu ra X0 X1 C0 Y MUX 2-1 Đầu vào điều khiển X0 X1 X2 X3 C0 C1 Y MUX 4-1 C1 C0 Y 0 0 X0 0 1 X1 1 0 X2 1 1 X3 C0 Y 0 X0 1 X1 61 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) ❖ Ví dụ: Tổng hợp Mạch chọn kênh 2-1 X0 X1 C0 Y MUX 2-1 = + 0 0 1 0 Y X C X C X1X0 C0 00 01 11 10 0 1 1 1 1 1 C0 X1 X0 Y 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 C0 Y 0 X0 1 X1 62 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) X0 X1 C0 Y ❖Mạch hợp kênh 2-1: (MUX 2-1) ▪ Sơ đồ logic mạch hợp kênh 2-1 63 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) ❖Mạch hợp kênh 4-1: (MUX 4-1) X0 X1 X2 X3 C0 C1 Y MUX 4-1 C1 C0 Y 0 0 X0 0 1 X1 1 0 X2 1 1 X3 64 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) ❖Mạch hợp kênh 4-1: (MUX 4-1) ▪ Từ bảng trạng thái, viết được biểu thức hàm ra: C1 C0 Y 0 0 X0 0 1 X1 1 0 X2 1 1 X3 1 0 1 00 1 0 2 1 3 1 0Y X C C X C C X C C X C C= + + + 65 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) ❖Mạch hợp kênh 4-1: (MUX 4-1) ▪ Sơ đồ logic mạch hợp kênh 4-1 66 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) ❖ Trong thực tế người ta chế tạo các Mạch hợp kênh có 4, 8 hoặc 16 đầu vào dữ liệu. ❖ VD: trình bày sơ đồ logic của vi mạch 74LS153. Trong vi mạch gồm 2 Mạch hợp kênh có 4 đường vào dữ liệu, kí hiệu là C0, C1, C2, C3 và một đường ra Y. ▪ Cả hai Mạch hợp kênh đều có chung 2 đầu vào điều khiển A, B, mỗi Mạch hợp kênh đều có đầu vào cho phép G riêng. ▪ Mạch thuộc họ logic TTL, chân 16 là nguồn nuôi VCC: + 5V, chân 8 là đất (GND): 0V. 67 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) 68 C T H © Cao Thị Thu Hương - NEU 3.4.1. Mạch hợp kênh (Multiplexer) 69 C T H © Cao Thị Thu Hương - NEU 3.4.2. Mạch phân kênh (Demultiplexer) ❖Mạch phân kênh là một mạch logic tổ hợp có một đường vào và nhiều đường ra dữ liệu. ❖Mạch phân kênh làm chức năng chọn, truyền dữ liệu từ một đường vào dữ liệu đến các đường ra riêng biệt. ❖Mạch phân kênh cũng có n đường vào điều khiển chọn đầu ra (2n đầu ra). 70 C T H © Cao Thị Thu Hương - NEU 3.4.2. Mạch phân kênh (Demultiplexer) ❖Có một đầu vào tín hiệu và nhiều đầu ra. ❖Chức năng: ▪ Dẫn tín hiệu từ 1 đầu vào đưa tới một trong các đầu ra. ▪ Đầu vào được nối với đầu ra nào là tuỳ theo tổ hợp giá trị của các đầu vào điều khiển. 71 C T H © Cao Thị Thu Hương - NEU 3.4.2. Mạch phân kênh (Demultiplexer) Y0 Y1 C0 X DEMUX 1-2 C0 X Y0 Y1 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 ❖VD: Mạch phân kênh 1-2: ▪ Bảng chức năng: ▪ Bảng trạng thái: C0 Y0 Y1 0 X 0 1 0 X 00Y XC= 1 0Y XC= biểu thức hàm ra: 72 C T H © Cao Thị Thu Hương - NEU 3.4.2. Mạch phân kênh (Demultiplexer) Y0 Y1 Y2 Y3 C0 C1 X DEMUX 1-4 ❖ VD: Mạch phân kênh 1-4: 73 C T H © Cao Thị Thu Hương - NEU 3.4.2. Mạch phân kênh (Demultiplexer) ❖VD: Mạch phân kênh 1-4: ▪ Bảng chức năng ▪ Bảng trạng thái: C1 C0 Y0 Y1 Y2 Y3 0 0 X 0 0 0 0 1 0 X 0 0 1 0 0 0 X 0 1 1 0 0 0 X C1 C0 X Y0 Y1 Y2 Y3 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 1 0 1 1 0 0 0 0 0 1 1 1 0 0 0 1 0 10Y C C X= biểu thức hàm ra: 11 0Y C C X= 02 1Y C C X= 3 1 0Y C C X= 74 C T H © Cao Thị Thu Hương - NEU 3.4.2. Mạch phân kênh (Demulti
Tài liệu liên quan