Bài giảng Mạch logic tuần tự

Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ KHÁI NIỆM CHUNG Mạch tuần tự là mạch logic có tính chất nhớ, có khâu trễ Trạng thái tiếp theo của mạch phụ thuộc vào giá trị của kích thích ở lối vào và trạng thái hiện tại của mạch Mạch tuần tự thường hoạt động đồng bộ theo sự điều khiển của tín hiệu nhịp clock Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Mạch chốt RS (Basic RS NAND latch) Mạch chốt RS cấu tạo bởi cổng NAND có hồi tiếp chéo. S: SET (đặt) R: Reset (Đặt lại) CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH CHỐT CỔNG NAND Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Mạch chốt RS (Basic RS NAND latch) CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động S = 0, R = 1 Do S = 0 nên Q = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 1 và   = 0 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NAND latch CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ S = 1 và R = 0 Do R = 0 nên Q\ = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 0 và Q\ = 1 Giải thích bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Mạch chốt RS (Basic RS NAND latch) CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ S= 1 R=1 xét đến trạng thái trước đó: Giả sử trước đó Qo = 0, Qo đảo = 1 -> Q = Qo = 0, Q\ = Qo\ = 1 Giả sử trước đó Qo = 1, Qo đảo = 0 -> Q = Qo = 1, Q\ = Qo\ = 0 Vì vậy khi S=1 R=1 trạng thái ra không thay đổi. Giải thích bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NAND latch CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ S=0, R=0 Cả 2 cổng NAND đều có ngõ vào là 0 nên ngõ ra là 1, đây là điều kiện không mong muốn vì đã quy ước Q và Q\ có trạng thái logic ngược nhau. Vì vậy trạng thái này không được sử dụng còn gọi là trạng thái cấm. Giải thích bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NOR latch Mạch chốt RS cấu tạo bởi cổng NOR có hồi tiếp chéo. CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH CHỐT CỔNG NOR Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NOR latch CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Nguyên lí hoạt động cũng tương tự chốt 2 cổng NAND, nhưng RS tác động mức cao Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Ứng dụng chốt RS làm mạch chống dội CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Hiện tượng dội do các thiết bị cơ khí gây nên khi đóng ngắt chuyển mạch điện tử. Mạch chốt có thể được dùng để chống dội như sau: Ngõ ra không dao động và chỉ xuống thấp khi công tắc chuyển chổ. Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop RS (Clocked RS NAND latch) Hai cổng NAND được điều khiển bởi xung clock (đồng hồ), viết tắt CK hay CLK hay CP(clock pulse). Xung Clock: dạng sóng vuông CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Bảng hoạt động n: trạng thái hiện tại n+1 : trạng thái kế tiếp Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Ví dụ: Giản đồ xung Giả sử trạng thái ban đầu Q = 0 CK1: S=0,R=0 nên Q= trạng thái trước =0 CK2: S=1,R=0 nên Q = 1; CK3: S=0, R= 1 nên Q = 0; CK4: S=1, R =0 nên Q = 1; CK5: S=0, R =0 nên Q= trạng thái trước =1 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Các dạng xung kích CK Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop D CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giản đồ xung: CK1: D= 0 nên Q = 0 CK2: D =1 nên Q = 1 CK3: D =0 nên Q = 0 CK4: D =1 nên Q = 1 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop T T CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ CK1: T= 1 nên Q =đảo trạng thái trước = 1 CK2: T =1 nên Q = đảo TT=0 CK3: T=1 nên Q = đảo TT =1 CK4: T=0 nên Q = TT trước=1 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop JK CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Ví dụ: Giản đồ xung Giả sử trạng thái ban đầu Q = 0 CK1: J=0,K=0 nên Q= trạng thái trước =0 CK2: J=1,K=0 nên Q = 1; CK3: J=0, K= 1 nên Q = 0; CK4: J=1, K =0 nên Q = đảo TT trước =1; CK5: J=1, K =1 nên Q= trạng thái trước =1 CK J K 1 2 3 4 Q 5 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số T CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Tóm tắt bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop RS chính phụ (MS- Master- Slave) CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Các FF thường được đồng bộ bằng tín hiệu clock Dùng FF kiểu Master-Slave để đảm bảo truyền tin cậy (ổn định ở tần số cao) Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop JK chính phụ (MS- Master-Slave) CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave Khi đó J-K flip flop được hoạt kích theo sườn Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Chuyển đổi giữa các Flip Flop Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip Flop D chính phụ (MS- Master- Slave) CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Mô hình tổng quát nhất của mạch tuần tự gồm: các biến vào, các biến ra và các trạng thái bên trong của mạch. Có thể sử dụng mô hình máy trạng thái (Finite State Machine - FSM) để phân tích và tổng hợp mạch tuần tự Tại mỗi xung clock, mạch logic tổ hợp xác định các biến ra và trạng thái tiếp theo thông qua các biến vào và trạng thái hiện tại PHƯƠNG PHÁP MÔ TẢ MẠCH TUẦN TỰ Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Hai mô hình FSM thông dụng để phân tích và tổng hợp mạch logic dãy là mô hình Moore và mô hình Mealy Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Mô hình Mealy mô tả hệ dãy thông qua 5 tham số: X = {x1, x2, ..., xn} Y = {y1, y2, ..., yl} S = {s1, s2, ..., sm} FS(S, X) FY(S, X) Giải thích các kí hiệu: X là tập hợp hữu hạn n tín hiệu đầu vào Y là tập hợp hữu hạn l tín hiệu đầu ra S tập hợp hữu hạn m trạng thái trong của hệ FS là hàm biến đổi trạng thái. FS phụ thuộc vào S và X → FS = FS(S, X) FY là hàm tính trạng thái đầu ra: FY = FY(S, X) Mô hình Moore giống như mô hình Mealy, nhưng khác ở chỗ là FY chỉ phụ thuộc vào S: FY = FY(S) Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Có thể mô tả hoạt động của các mạch logic tuần tự bằng biểu đồ trạng thái (state diagram): Vòng tròn mô tả trạng thái của mạch Mũi tên trên đó có ghi giá trị của tín hiệu vào dùng để mô tả quá trình chuyển trạng thái Ví dụ: Biểu đồ trạng thái Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM 1. Mạch đếm Không đồng Bộ (KĐB) Mạch đếm n bit : dùng n flip-flop, có tối đa 2n trạng thái đếm Có hai trang thái đếm: Đếm lên: Xung CK của flipflop thứ I được lấy từ ngõ ra Q của flip flop thứ i-1 (Xung CK i = Qi-1) Đếm xuống: Xung CK của flipflop thứ I được lấy từ ngõ ra Q đảo của flip flop thứ i-1 (Xung CK i = Q’i-1) 2. Mạch đếm đồng Bộ (ĐB) Mạch đếm n bit : dùng n flip-flop, có tối đa 2n trạng thái đếm Các flipflop cùng xung CK. Các trạng thái đếm có thể thay đổi lên hoặc xuống. Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Mạch đếm KĐB 3 bit, đếm lên, sử dụng JK _FF, Mode đếm = 8 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Phân tích: FFJK1: J1=K1=1 nên mỗi lần có xung kích CK cạnh xuống, ngõ ra Q1 đảo trạng thái. FFJK2: J2=K2=1 ; Q1 làm xung kích cho FFJK2 nên mỗi lần có xung kích cạnh xuống (tại thời điểm CK2, CK4, CK6, CK8) thì Q2 đảo trạng thái. FFJK3: J3=K3=1; Q2 làm xung kích cho FFJK3 nên mỗi lần có xung kích cạnh xuống (tại thời điểm CK4, CK8) thì Q3 đảo trạng thái Giản đồ xung Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Mạch đếm KĐB 4 bit, đếm lên, sử dụng JK _FF, Modulo = 16 Q4 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Nhận xét: Mỗi flip flop lật trạng thái khi flip flop ở tầng trước nó chuyển từ ‘1’ sang ‘0’ Bảng hoạt động mạch đếm lên 4 bit Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM MẠCH ĐẾM XUỐNG KHÔNG ĐỒNG BỘ, 4 BIT, MODULO = 16, Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM MẠCH ĐẾM LÊN/ XUỐNG CÓ NGÕ ĐIỀU KHIỂN Khi ngõ Điều khiển = 1 : Đếm lên. Điều khiển = 0 : Đếm xuống. Điều khiển Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Ví dụ: mạch đếm lên modulo 10 Có 10 trạng thái  cần dùng 4 FF Giả sử dùng FF JK có đầu vào CLR (CLEAR: xóa) tích cực ở mức thấp Nếu CLR = 0 thì Q = 0 Cứ mỗi khi đếm đến xung thứ 10 thì tất cả các Q bị xóa về 0, do đó: MẠCH ĐẾM KHÔNG ĐỒNG BỘ, MODE ĐẾM KHÁC 2n Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Đặc điểm mạch đếm đồng bộ modulo =6: Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Nhận xét: Mạch đếm từ 0 đến 5 (modulo =6) Bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM MẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, Modulo =16 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM MẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, modulo =10