Bài giảng Thiết kế luận lý 1 - Chương 5: Flip-Flop và mạch tuần tự - Nguyễn Quang Huy

NAND Gate Latch • FF cơ bản nhất có thể được xây dựng từ 2 cổng NAND hoặc 2 cổng NOR • FF tạo thành từ 2 cổng NAND được gọi là NAND gate latch hay latch • Ngõ ra cổng NAND-1 nối vào ngõ nhập của cổng NAND-2 và ngược lại • Output được đặt tên là Q và Q’ (Q và Q’ luôn ngược nhau trong điều kiện bình thường – X/X’, A/A’.). • Có 2 input: – SET input: set Q = 1. – CLEAR input : set Q = 0. dce NAND Gate Latch • Khi SET = 1 và CLEAR = 1 thì mạch NAND latch có 2 trường hợp có thể xảy ra – Ngõ xuất phụ thuộc vào trạng thái các ngõ nhập trước đó

pdf50 trang | Chia sẻ: thanhle95 | Lượt xem: 450 | Lượt tải: 1download
Bạn đang xem trước 20 trang tài liệu Bài giảng Thiết kế luận lý 1 - Chương 5: Flip-Flop và mạch tuần tự - Nguyễn Quang Huy, để xem tài liệu hoàn chỉnh bạn click vào nút DOWNLOAD ở trên
2014 dce Khoa KH & KTMT Bộ môn Kỹ Thuật Máy Tính CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Tài liệu tham khảo Logic Design 1 ©2014, CE Department 2 • “Digital Systems, Principles and Applications”, 11th Edition, Ronald J. Tocci, Neal S. Widmer, Gregory L. Moss 4/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Flip-Flop và mạch tuần tự CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Nội dung • Giới thiệu mạch tuần tự • Flip-Flop NAND, NOR • Clocked Flip-Flop • Flip-Flop với ngõ nhập bất đồng bộ • Các vấn đề về thời gian Logic Design 1 ©2014, CE Department 44/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Giới thiệu • Mạch tổ hợp không có bộ nhớ • Hầu hết các hệ thống được tạo thành từ mạch tổ hợp và các phần tử nhớ Logic Design 1 ©2014, CE Department 54/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Giới thiệu (tt) • Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ output của các phần tử nhớ (memory elements). • Output của hệ thống là một hàm chức năng lấy tín hiệu input ngoài và thông tin từ các phần tử nhớ. • Phần tử nhớ quan trọng nhất là flip-flop (FF) (được tạo ra từ các cổng logic). – Bản thân cổng logic không có khả năng nhớ – FF: kết nối các cổng logic theo cách mà thông tin có thể được lưu trữ Logic Design 1 ©2014, CE Department 64/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Giới thiệu (tt) • FF có 2 trạng thái SET : Q=1, Q’=0 - trạng thái HIGH hoặc 1. CLEAR/RESET: Q=0, Q’=1 - trạng thái LOW hoặc 0 FF còn có tên gọi khác là Latch (cài) Logic Design 1 ©2014, CE Department 74/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch • FF cơ bản nhất có thể được xây dựng từ 2 cổng NAND hoặc 2 cổng NOR • FF tạo thành từ 2 cổng NAND được gọi là NAND gate latch hay latch • Ngõ ra cổng NAND-1 nối vào ngõ nhập của cổng NAND-2 và ngược lại • Output được đặt tên là Q và Q’ (Q và Q’ luôn ngược nhau trong điều kiện bình thường – X/X’, A/A’...). • Có 2 input: –SET input: set Q = 1. –CLEAR input : set Q = 0. Logic Design 1 ©2014, CE Department 84/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch • Khi SET = 1 và CLEAR = 1 thì mạch NAND latch có 2 trường hợp có thể xảy ra – Ngõ xuất phụ thuộc vào trạng thái các ngõ nhập trước đó Logic Design 1 ©2014, CE Department 94/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch • Setting: xảy ra khi SET input có một xung xuống 0 trong khi CLEAR input vẫn bằng 1 – Trường hợp Q = 0 Logic Design 1 ©2014, CE Department 104/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch • Setting: xảy ra khi SET input có một xung xuống 0 trong khi CLEAR input vẫn bằng 1 – Trường hợp Q = 1 Logic Design 1 ©2014, CE Department 114/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch • Clearing: xảy ra khi CLEAR input có một xung xuống 0 trong khi SET input vẫn bằng 1 – Trạng thái Q = 0 Logic Design 1 ©2014, CE Department 124/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch • Clearing: xảy ra khi CLEAR input có một xung xuống 0 trong khi SET input vẫn bằng 1 – Trạng thái Q = 1 Logic Design 1 ©2014, CE Department 134/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch • Khi SET = CLEAR = 0 cùng lúc thì giá trị output sẽ không thể đoán trước được. Tuỳ thuộc vào tín hiệu nào lên 1 trước. • Vì vậy, trong NAND latch điều kiện SET = CLEAR = 0 không được sử dụng. Logic Design 1 ©2014, CE Department 144/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NAND Gate Latch Logic Design 1 ©2014, CE Department 154/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Các ký hiệu tương đương Logic Design 1 ©2014, CE Department 164/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce NOR Gate Latch Logic Design 1 ©2014, CE Department 174/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clock Signals và Clocked FFs • Một hệ thống số có thể hoạt động trong chế độ bất đồng bộ (Asynchronous) hoặc đồng bộ (Synchronous). – Hệ thống bất đồng bộ: output có thể thay đổi trạng thái bất kì lúc nào khi input thay đổi. – Hệ thống đồng bộ: output thay đổi trạng thái tại một thời điểm xác định bởi tín hiệu clock (Clock signal) Logic Design 1 ©2014, CE Department 184/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clock Signals và Clocked FFs • Tín hiệu Clock được phân bổ đến tất cả các phần của hệ thống. Output có thể thay đổi chỉ khi tín hiệu clock chuyển trạng thái. • Tín hiệu clock chuyển trạng thái từ – 0 lên 1: cạnh lên (Positive going transition – PGT). – 1 xuống 0: cạnh xuống (Negative going transition – NGT). Logic Design 1 ©2014, CE Department 194/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clock Signals và Clocked FFs • Hầu hết các hệ thống số đều hoạt động ở chế độ đồng bộ (Synchronous). – Dễ thiết kế – Dễ sửa chữa • Clocked FF được thiết kế để khi có sự thay đổi trạng thái của clock thì trạng thái của output cũng thay đổi theo. Logic Design 1 ©2014, CE Department 204/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clocked Flip-Flops • Clocked FFs có một tín hiệu clock được đặt tên là CLK, CP, hoặc CK. Hầu hết các tín hiệu CLK là tín hiệu kích cạnh (egde triggered). • Clocked FFs có 1 hoặc nhiều tín hiệu điều khiển – Các tín hiệu điều khiển không ảnh hưởng đến trạng thái của output cho đến khi có sự thay đổi trạng thái của clock xảy ra. • Tín hiệu Clock: quyết định thời điểm (WHEN) • Tín hiệu điều khiển: quyết định trạng thái (WHAT) Logic Design 1 ©2014, CE Department 214/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clocked Flip-Flops Logic Design 1 ©2014, CE Department 224/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clocked SC Flip-Flops Logic Design 1 ©2014, CE Department 234/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clocked SC Flip-Flops Logic Design 1 ©2014, CE Department 244/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Clocked SC Flip-Flops Logic Design 1 ©2014, CE Department 254/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Cấu tạo mạch - edge triggered SC FF Logic Design 1 ©2014, CE Department 264/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Cấu tạo mạch - edge triggered SC FF Logic Design 1 ©2014, CE Department 274/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce JK Flip-Flops • Ở mạch cài SC / SR – Cả 2 ngõ vào không được đồng thời mang giá trị 1 – Không phù hợp với thực tế, cần phải có sự cải tiến Logic Design 1 ©2014, CE Department 284/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce JK Flip-Flops Logic Design 1 ©2014, CE Department 294/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce JK Flip-Flops Logic Design 1 ©2014, CE Department 304/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce D Flip-Flops Logic Design 1 ©2014, CE Department 314/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce D Flip-Flops • Hiện thực D FF từ JK FF Logic Design 1 ©2014, CE Department 324/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce D Latch Logic Design 1 ©2014, CE Department 334/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Asynchronous Inputs (bất đồng bộ) • Ngõ nhập đồng bộ (synchronous): S, C, J, K, D – Tín hiệu điều khiển (control inputs). – Những thay đổi của chúng chỉ ảnh hưởng đến ngõ output khi có tín hiệu động bộ của CLK. • Ngõ nhập bất đồng bộ (asynchronous inputs) – Hoạt động độc lập với các tín hiệu input đồng bộ và tín hiệu CLK (Bất kì lúc nào và không quan tâm đến những input khác). – Set FF lên trạng thái 1 – Clear FF về trạng thái 0 Logic Design 1 ©2014, CE Department 344/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Asynchronous Inputs (bất đồng bộ) Logic Design 1 ©2014, CE Department 354/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Asynchronous Inputs (bất đồng bộ) Logic Design 1 ©2014, CE Department 364/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce FF – Vấn đề thời gian • Setup and Hold time Logic Design 1 ©2014, CE Department 374/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce FF – Vấn đề thời gian (tt) • Trễ lan truyền (Propagation delay) – Giá trị tối đa (Maximum): vài ns đến 100ns Logic Design 1 ©2014, CE Department 384/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce FF – Vấn đề thời gian (tt) • Maximum clock frequency • Clock pulse high or low times • Clock transition times Logic Design 1 ©2014, CE Department 394/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce FF – Vấn đề thời gian (tt) Logic Design 1 ©2014, CE Department 404/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce FF – Vấn đề thời gian (tt) Logic Design 1 ©2014, CE Department 414/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Ứng dụng FF • 74LS74 (D-FF positive-edge) • 74LS73 (JK-FF, negative-edge) • Lưu trữ dữ liệu và truyền dữ liệu – Thường sử dụng FF để lưu trữ dữ liệu hay thông tin. Dữ liệu được lưu trữ theo 1 nhóm các FF gọi là register (thanh ghi). – Các hoạt động thường được thực hiện với các dữ liệu được lưu trong register là truyền dữ liệu (data transfer). Logic Design 1 ©2014, CE Department 424/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Ứng dụng FF (1) • Truyền dữ liệu song song (Parallel transfer) Logic Design 1 ©2014, CE Department 434/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Ứng dụng FF (2) • Thanh ghi dịch (shift register) Logic Design 1 ©2014, CE Department 444/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Ứng dụng FF (3) • Chia tần số và đếm (Frequency division and counting) Logic Design 1 ©2014, CE Department 454/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Ứng dụng FF (3) • Hoạt động đếm và sơ đồ chuyển trạng thái (state transition diagram) Logic Design 1 ©2014, CE Department 464/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Ứng dụng FF (3) • Mod number – MOD number: chỉ số trạng thái trong chuỗi đếm . – Bộ đếm ở ví dụ trước có 23=8 trạng thái khác nhau(000 tới 111). Bộ đếm này được gọi là bộ đếm MOD-8. – Nếu có 4 FF thì chuỗi trạng thái sẽ đếm từ 0000 đến 1111(có 16 trạng thái). Và được gọi là bộ đếm MOD-16. – Bộ đếm MOD-2N có khả năng đếm tới 2N -1 sau đó quay về trạng thái 0. Logic Design 1 ©2014, CE Department 474/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Thiết bị Schmitt-trigger Logic Design 1 ©2014, CE Department 484/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Mạch tạo xung clock • Bộ dao động Schmitt-trigger Logic Design 1 ©2014, CE Department 494/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt 2014 dce Mạch tạo xung clock • IC định thời (timer) 555 Logic Design 1 ©2014, CE Department 504/22/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt
Tài liệu liên quan