Chương 4: Tranzito trường

1 ch−ơng Tranzito tr−ờng 4 4.1. Khái niệm và phân loại Tranzito tr−ờng - FET (Field Effect Transistor) là một cấu kiện điện tử gồm 3 cực, trong đó có một cực điều khiển. Khác với BJT sử dụng hai loại hạt dẫn đồng thời (n và p) và điều khiển bằng dòng thì FET chỉ dùng một loại hạt dẫn (hoặc n hoặc p) và điều khiển bằng điện áp. Khái niệm "Tr−ờng" (field effect) ở tên gọi nhằm nhấn mạnh nguyên lý dùng điện tr−ờng điều khiển dòng ra. FET đặc biệt có nhiều −u điểm nh− tiêu thụ rất ít năng l−ợng, trở kháng vào lớn, thuận tiện trong công nghệ chế tạo. Vì vậy FET là một cấu kiện điện tử đ−ợc ứng dụng rất rộng rEi đặc biệt là trong kỹ thuật số với những mạch tổ hợp cỡ lớn. FET gồm ba loại chính: + JFET - là loại FET dùng chuyển tiếp PN (Junction FET); + MOSFET - là loại có cực cửa cách ly với cấu trúc M- O- S (Metal - Oxyde - Semiconductor tức là kim loại - Oxit - bán dẫn). Bản thân MOSFET lại chia làm hai loại: Loại MOSFET kênh đặt sẵn (loại D-MOSFET) và MOSFET kênh cảm ứng (loại E-MOSFET). + MESFET - là FET dùng tiếp xúc kim loại bán dẫn (Metal Semiconductor FET). Tùy vào loại bán dẫn loại N hay loại P đ−ợc sử dụng, ta có MOSFET kênh N hay MOSFET kênh P. Kết hợp hai loại này để chế tạo thành một cấu kiện kiểu liên hợp mà ng−ời ta gọi là công nghệ CMOS (Complementary MOS). Phân loại FET đ−ợc biểu diễn theo sơ đồ hình 4-1. Hình 4-1: Phân loại FET fet Jfet Jfet kênh n Jfet kênh p mosfet mosfet kênh đặt sẵn mosfet kênh cảm ứng loại kênh n loại kênh p loại kênh p loại kênh n cmos MESFET MESfet kênh n MESfet kênh p 2 4.2. Tranzito tr−ờng dùng chuyển tiếp pn (JFET) 4.2.1. Cấu tạo và nguyên lý làm việc của JFET • Cấu tạo: Cấu tạo của JFET đ−ợc mô tả trên hình 4-2. JFET gồm một bán dẫn loại N (hoặc loại P). Đầu trên đ−ợc nối thành một cực có tên là cực máng (Drain) - Ký hiệu là D. Đầu d−ới - là cực nguồn (Source) - Ký hiệu là S. Hai mặt s−ờn đ−ợc cấy một lớp bán dẫn loại P và đ−ợc nối với nhau. Lớp P này đ−ợc nối ra thành một cực có tên gọi là cực cửa (Gate) - Ký hiệu là G. Nh− vậy phần khối bán dẫn giữa cực S và D tạo thành một đ−ờng dẫn gọi là kênh. Nếu khối bán dẫn dùng loại N - cho kênh N, nếu bán dẫn P - cho kênh P. Do bán dẫn ở cực G và kênh là khác loại nên tạo thành lớp tiếp xúc PN. Hình 4-2a và hình 4-2b mô tả cấu trúc của JFET cũng nh− ký hiệu đối với hai loại kênh N và P t−ơng ứng. a) JFET kênh N b) JFET kênh P Hình 4-2: Cấu tạo và ký hiệu của JFET kênh N và kênh P Cực máng D P P N Cực nguồn S Cực cửa G Tiếp xúc PN Kênh N G D S Cực máng D N N P Cực nguồn S Cực cửa G Tiếp xúc PN Kênh P G D S 3 • Nguyên lý làm việc: Có hai loại JFET: Kênh N và kênh P. Điện áp cấp cho 2 loại này ng−ợc nhau nh− trên hình 4-3. a) JFET kênh N b) JFET kênh P UGS 0 UDS > 0 UDS < 0 Hình 4-3: Ký hiệu và cách cấp điện áp một chiều cho JFET loại kênh N và P Ta lấy JFET kênh N để khảo sát. Xét với ba tr−ờng hợp: UGS = 0 ; UGS 0 Tr−ờng hợp 1: UGS = 0, UDS = Var > 0 Sơ đồ mắc mạch và sự thay đổi kích th−ớc kênh khi cấp các điện áp cần thiết lên các cực JFET đ−ợc mô tả trên hình 4-4. Tiếp xúc PN mở rộng dần về phía cực D làm kênh bị hẹp lại ở vùng này (hình 4-4a). Hiện t−ợng này là do phân bố điện áp dọc theo kênh khác nhau, vì vậy điện áp giữa kênh và cực G tăng dần về phía cực D làm phân cực ng−ợc của tiếp xúc PN phía vùng D mạnh hơn, vùng tiếp xúc mở rộng hơn làm tiết diện kênh giảm đi. Trên hình 4-4b có ghi các điện áp phân bố tại một số điểm dọc theo kênh (lấy ví dụ với giá trị UDS = +2V). b) Phân bố điện thế dọc theo kênh và hình dạng của kênh a) Cách mắc JFET kênh N (với UGS = 0, UDS = +2V) G D S EDS + EGS + ID G D S EDS + EGS + ID D N S G Kênh N EDS P P + UGS = 0 e e e e IS ID N P P UGS = 0V +2V + 1.5V +1V + 0.5V 0V IG = 0A D 4 c) Hiện t−ợng thắt kênh khi d) Sự tạo thành dải thắt kênh UGS = 0 và UDS đạt giá trị UP khi UDS > UP (với UGS = 0) Hình 4- 4: Sự thay đổi kích th−ớc của kênh do phân bố điện thế không đều dọc theo kênh và hiện t−ợng thắt kênh Khi UDS tăng từ giá trị 0V, dòng ID tăng nhanh, tốc độ tăng tr−ởng của ID phụ thuộc vào trở kháng của kênh. Do UDS càng tăng chênh lệch điện áp giữa kênh và cực G phía cực D càng lớn hơn so với vùng cực S, do đó kênh co hẹp nhiều hơn ở miền này (hình 4-4b). Khi UDS đạt một giá trị nào đó thì vùng tiếp xúc PN ở hai phía mở rộng đến mức chạm nhau làm kênh bị thắt lại (hình 4-4c). Điện áp UDS ứng với tr−ờng hợp này gọi là điện áp thắt kênh UP (Pinch off). Sau điểm UP, tăng UDS nữa dòng ID gần nh− không tăng và đạt giá trị bEo hoà, điểm thắt kênh kéo dài về phía cực S tạo thành một dải thắt kênh (hình 4-4d). Hình 4-5: Sự phụ thuộc của ID vào UDS khi UGS = 0 Trên hình 4-5 mô tả sự phụ thuộc của dòng ID vào UDS: 0)( == GSUDSD UfI . Giá trị dòng bEo hòa với tr−ờng hợp UGS = 0 đ−ợc ký hiệu là IDSS. Qua đặc tuyến (hình 4-5), ta thấy có 3 vùng rõ rệt: Vùng UDS < UP: Dòng tăng nhanh, khá tuyến tính. Kênh dẫn điện giống nh− một điện trở nên vùng này đ−ợc gọi là vùng tuyến tính hay vùng điện trở thuần. Vùng UP < UDS < UDS thủng: Là vùng bEo hoà, dòng điện cực máng gần nh− không tăng và bằng IDSS do hiện t−ợng thắt kênh. UDS ID UP 0 IDSS UDS thủng ứng với điểm thắt kênh Vùng đánh thủng Vùng bEo hòa (hay vùng thắt kênh) Vùng tuyến tính (hay điện trở thuần) D N S G Điểm thắt kênh + _ UGS = 0 P P UDS = UP D N S G Dải thắt kênh UGS = 0 P P UDS > UP 5 Vùng UDS ≥ UDS thủng: Nếu UDS tăng quá giá trị UDS thủng thì tiếp giáp PN bị đánh thủng, dòng ID tăng vọt. Vùng này gọi là vùng đánh thủng. Tr−ờng hợp 2: UGS 0: Nếu UGS có giá trị âm, thì điện áp ng−ợc chênh lệch giữa kênh và cực G sẽ lớn hơn tr−ờng hợp xét ở trên khi UGS = 0. Điều này làm cho tiếp xúc PN mở rộng mạnh hơn và điểm thắt kênh đến sớm hơn, có nghĩa là giá trị UP sẽ nhỏ đi: )0()0( =< < GSGS UPUP UU Viết giá trị tuyệt đối của UP vì ở đây nói chung cho cả tr−ờng hợp kênh N và kênh P (Đối với JFET kênh P điện áp cấp sẽ ng−ợc chiều lại với JFET kênh N). UGS càng âm thì giá trị UP càng nhỏ, và dòng bEo hoà ID cũng giảm theo. Tr−ờng hợp 3: UGS > 0; UDS > 0: Nếu UGS > 0, tiếp giáp PN giữa cực G và kênh sẽ phân cực thuận. Khi đó dòng IG sẽ tăng đột ngột, khả năng điều khiển kênh sẽ không còn. Vì vậy JFET chỉ làm việc ở chế độ tiếp giáp PN giữa cực G và cực S phân cực ng−ợc. Chế độ này gọi là chế độ nghèo (Depletion mode - hay gọi tắt là D mode). Chế độ nghèo ứng với loại JFET kênh N là UGS 0. 4.2.2. Họ đặc tuyến ra và đặc tuyến truyền đạt của JFET Do trở kháng vào của JFET là điện trở của tiếp xúc PN phân cực ng−ợc nên rất lớn cỡ > 108Ω nên dòng IG coi nh− bằng 0. Vì vậy không khảo sát đặc tuyến vào. Hai đặc tuyến quan trọng của JFET là đặc tuyến ra ConstUDSD GSUfI == )( và đặc tuyến truyền đạt ConstUGSD DSUfI == )( . Từ họ đặc tuyến ra, có thể vẽ đ−ợc đặc tuyến truyền đạt, hoặc dựa theo ph−ơng trình Schockley. Hai ph−ơng pháp này đ−ợc trình bày cụ thể d−ới đây. a) Họ đặc tuyến truyền đạt ID = f(UGS) b) Đặc tuyến ra ID = f(UDS) Hình 4- 6: Xây dựng đặc tuyến truyền đạt dựa vào đặc tuyến ra UDS(V) VGS = 0V VGS = -1V VGS = -2V VGS = -3V UGS = - 4V = UGSoff 5 10 15 20 IDSS -1 -2 -3 - 4 UGS(V) ID(mA) 0 8 7 6 5 4 3 2 1 ID(mA) 0 8 7 6 5 4 3 2 1 UGSoff = UP Vùng đánh thủng Đ−ờng nối các điểm thắt kênh ứng với các UGS khác nhau 6 Trên hình 4-6a mô tả họ đặc tuyến truyền đạt ConstUGSD DSUfI == )( đ−ợc vẽ từ họ đặc tuyến ra. Hình 4-6b mô tả họ đặc tuyến ra ứng với các giá trị khác nhau của UGS. Tại giá trị UGS = UP dòng ID = 0 và ký hiệu giá trị này là UGSoff gọi là điện áp khóa, tức là UGSoff = UP: Nếu giảm UGS ta thấy ID sẽ giảm theo và điểm thắt kênh sẽ đến sớm hơn. Đ−ờng cong đứt nét trên đồ thị ra là tập hợp của các điểm thắt kênh ứng với các giá trị khác nhau của UGS. Đ−ờng cong này phân cách đặc tuyến ra thành 2 vùng: vùng tuyến tính phía trái đ−ờng cong và vùng bEo hòa ở phía phải đ−ờng cong. 4.2.3. Ph−ơng trình Shockley mô tả đặc tuyến ra Xét biểu thức toán học mô tả ph−ơng trình đặc tuyến ra tại hai vùng: tuyến tính và bEo hòa. Đó là ph−ơng trình Shockley ứng với 2 vùng sau: * Vùng tuyến tính (hay vùng điện trở thuần): đặc tuyến gần nh− tuyến tính và đ−ợc mô tả bằng ph−ơng trình: ID = 2K[(UGS - UP)UDS - 0,5U 2 DS] (4-1) Với giá trị UDS nhỏ, có thể lấy xấp xỉ ph−ơng trình bặc nhất: ID = 2K(UGS - UP)UDS (4-2) * Vùng bNo hòa đ−ợc mô tả bằng ph−ơng trình: ID = K(UGS - UP) 2 (4-3) Trong đó K là một hệ số tỷ lệ với tỷ số độ rộng kênh trên chiều dài kênh và độ linh động của hạt dẫn. Hệ số k có hệ số nhiệt âm: K~ T-3/2 (4-4) * Tại vùng tuyến tính - JFET nh− một điện trở thuần điều khiển bằng điện áp (Đặc tính này đúng cho cả JFET và MOSFET): Đa số các FET có cấu trúc đối xứng giữa cực máng (D) và cực nguồn (S). Vì vậy các tính chất của FET hầu nh− không thay đổi khi đổi lẫn vai trò cho nhau của hai cực này. Tại vùng gần gốc tọa độ của đặc tuyến ra ConstUDSD GSUfI == )( khá tuyến tính (trong khoảng UDS < 1,5V). Phóng to vùng này tại gần gốc tọa độ cho hình 4-7 (tuyến tính cả 2 phía cực tính của UDS vì nh− trên đE nhận xét FET có cấu trúc đối xứng). Sự phụ thuộc của dòng ID vào UDS tuân theo ph−ơng trình (4-1). Độ tuyến tính của đặc tuyến vùng này phụ thuộc vào độ lớn của UDS đ−ợc chọn. Ví dụ nếu chọn UDS < 0,1(UGS - UP) thì độ phi tuyến của đặc tuyến sẽ khoảng 2%. Nếu UDS ≈ 0,25 (UGS - UP) thì độ phi tuyến có thể tới 10%. 7 Hình 4-7 : Vùng tuyến tính của đặc tuyến ra JFET ____ : Đ−ờng nét liền ch−a dùng mạch tuyến tính hóa -----: Đ−ờng nét đứt đ3 đ−ợc tuyến tính hóa Tại vùng tuyến tính, JFET nh− một điện trở thuần tuyến tính. Khi thay đổi điện áp cực cửa UGS, góc nghiêng đặc tuyến thay đổi t−ơng đ−ơng với việc thay đổi giá trị của điện trở JFET. Nh− vậy, tại vùng này JFET làm việc nh− một điện trở có thể điều khiển đ−ợc giá trị bằng điện áp UGS. Trên thực tế điện trở tuyến tính của JFET có thể thay đổi từ vài chục ôm đến giá trị lớn vô cùng. Ký hiệu điện trở của JFET là rD, tính theo ph−ơng trình (4-1) ta có: [ ]DSPGS DS D D UUUK U I r −−= ∂ ∂ = )(21 (4-5) Suy ra: [ ]DSPGSD UUUKr −−= )(2 1 (4-6) Để đảm bảo độ tuyến tính của rD, th−ờng chọn UDS nhỏ nên có thể tính gần đúng theo công thức (4-2). Do đó rD có thể tính đơn giản nh− sau: )(2 1 )(2 1 GSoffGSPGS D UUKUUK r − ≅ − ≅ (4-7) Nếu gọi rD0 là giá trị của điện trở JFET tại giá trị UGS = 0, ta có: )(2 1 0 P D UK r − = (4-8) UDS(V) ID(mA) -1,5 0,5 -0,5 4 1 1,5 -1 2 6 8 UGS = -1V UGS = -2V UGS = -3V 8 Từ đó, giá trị rD có thể tính qua rD0 theo biểu thức sau: P GS D D U U r r − = 1 0 (4-9) D−ới đây nêu ví dụ của việc ứng dụng JFET nh− một biến trở điều khiển bằng điện áp trong bộ phân áp có điều khiển. a) b) Hình 4- 8: Bộ phân áp có điều khiển dùng JFET a) Mạch ch−a tuyến tính hóa (ứng với đặc tuyến nét liền trong hình hình 4-7) b) Mạch tuyến tính hóa để mở rộng dải tuyến tính của JFET (ứng với đặc tuyến đứt nét trong hình 4-7) Trong hình 4-8a, hệ số phân áp sẽ bằng: D D v ra rR r U U + ==η (4-10) Thông th−ờng chọn R >> rD để dải điều khiển đủ rộng. Khi đó hệ số η sẽ gần bằng: DrR D R r >>≅η (4-11) Tuy nhiên trong mạch hình 4-8a, tính chất tuyến tính giữa ID và UDS sẽ không còn nếu UDS > 1V (ứng với đ−ờng liền nét của đặc tuyến hình 4-7). Để mở rộng vùng tuyến tính của JFET, ng−ời ta dùng mạch hình 4-8b. ở đây sử dụng hồi tiếp với điện trở R2, R3. Th−ờng chọn R2 = R3 >> rD. Khi đó ta có: 2 1 =GSU (Uđk + UDS) (4-12) Khi đó, đặc tuyến đ−ợc tuyến tính hóa rộng hơn, tới giá trị UDS ≅ 1,5V (ứng với đ−ờng đứt nét của đặc tuyến trong hình 4-7). Tính chất JFET nh− một điện trở đ−ợc điều khiển bằng điện áp trong vùng tuyến tính của đặc tuyến ra đ−ợc ứng dụng khá rộng rEi trong các mạch điển tử để tự động điều khiển hệ số khuếch đại hay ổn định biên độ của mạch dao động. G Uđk Uv Ura R rD Uđk Uv Ura R R1 R2 9 * Tại vùng b3o hòa - Dòng điện cực máng tại vùng bEo hòa đ−ợc xác định bởi ph−ơng trình Schokley nh− sau: 2 1       −= P GS DSSD U U II (4-13) Nh− vậy ID = 0 khi: UGS = UGS off = UP (4-14) Vì vậy thay UP bằng UGS off vào công thức (4-13) sẽ cho kết quả: 2 1         −= GSoff GS DSSD U U II (4-15) Từ công thức (4-13) có thể tìm ra UGS.         −= DSS D PGS I IUU 1 (4-16) Từ công thức (4-13) và (4-16) có thể rút ra một số giá trị đặc biệt để tiện lợi cho việc xây dựng đặc tuyến truyền đạt một cách nhanh chóng và tiện lợi. Xét giá trị với 2 P GS UU = thay vào (4-13) ta rút ra: 2/4 PGS UU DSS D I I = = (4-17) Hoặc nếu chọn 2 DSS D I I = thay vào (4-15) ta rút ra: 2/3,0 DSSD IIPGS UU =≅ (4-18) Hình 4- 9: Xây dựng đặc tuyến ID= f(UGS) dựa theo 4 điểm đặc biệt UDS ID UP 0 UP/2 0,3UP IDSS IDSS/2 IDSS/4 1 2 3 4 10 Nh− vậy biết UP và IDSS ta sẽ tính nhẩm ngay đ−ợc 2 điểm giá trị nữa của UGS và ID nh− vậy ta có 4 điểm giá trị sau: Điểm 1: ID = IDSS ; UGS = 0 Điểm 2: ID = 0; UGS = UP Điểm 3: 2 DSS D I I = ; UGS = 0,3UP Điểm 4: 4 DSS D I I = ; 2 P GS UU = Và dễ dàng xây dựng đ−ợc đồ thị ConstUGSD DUfI == )( nh− hình 4- 9. 4.2.3. Điểm hệ số nhiệt bằng không FET có một tính chất đăc biệt là tại một giá trị nào đó của UGS thì dòng ID không phụ thuộc vào nhiệt độ. Đặc tuyến truyền đạt ứng với các nhiệt độ khác nhau đ−ợc cho trên hình 4-10. Tại điểm M, hệ số nhiệt của dòng ID bằng 0. Điều này thật có ích nếu chọn đ−ợc điểm làm việc của JFET gần điểm M sẽ cho mạch làm việc ổn định, rất ít phụ thuộc vào nhiệt độ môi tr−ờng. Hình 4- 10: Đặc tuyến ID = f(UGS) phụ thuộc vào nhiệt độ của JFET (kênh N) L−u ý: Tính chất đặc biệt này đúng cho cả loại JFET và MOSFET. UGS(V) ID(mA) - 4 0 -2 10 5 M -50oC +125oC +25oC 11 4.2.4. Các tham số của JFET • Các tham số giới hạn: - Dòng IDmax: Là dòng máng cực đại cho phép. IDmax = IDSS - Điện áp máng - nguồn cực đại: Là điện áp cực đại cho phép giữa cực D và cực S để JFET ch−a bị đánh thủng. Thông th−ờng chọn UDSmax = 80%UDS Thủng. - Điện áp đánh thủng UDS Thủng - Điện áp D-G cực đại UDGmax - Điện áp G-S cực đại UGSmax: Để giới hạn tránh đánh thủng tiếp giáp PN - Điện áp đánh thủng G-S UGS Thủng: Điện áp đánh thủng tiếp giáp PN (giữa cực G và S) - Điện áp khóa UGS off: điện áp giữa G và S để ID = 0 - Dòng điện cực máng bEo hòa IDSS: Là dòng cực máng bEo hòa khi UGS = 0 - Nhiệt độ tiếp giáp tối đa cho phép Tj - Nhiệt độ cất giữ Tstg - Công suất tiêu tán cực đại cho phép tại cực máng PDmax: PDmax = UDSID (4-19) Công suất tiêu tán cực đại sẽ bị giảm đi khi nhiệt độ tăng. Hệ số giảm này th−ờng đặc tr−ng bằng 2,82W/oC kể từ 25oC trở lên. Trên hình 4-11 mô tả vùng giới hạn làm việc của JFET. Vùng giới hạn làm việc đ−ợc biểu diễn bằng gạch chéo. Trong đó các phía bị giới hạn bởi các đ−ờng: IDSS, PDmax, ID = 0, dải phân cách vùng tuyến tính (các điểm đầu thắt kênh) Hình 4-11: Giới hạn vùng làm việc của JFET ID UDS IDSS UDS max Vùng làm việc PD max = UDSID Đ−ờng phân cách với vùng tuyến tính 12 • Các tham số tín hiệu nhỏ: - gm: Độ hỗ dẫn - rG: Điện trở vào - rD: Điện trở trong - à: Hệ số khuếch đại - Điện dung giữa các cực: CGS: Khoảng từ 2ữ10pF đối với JFET công suất nhỏ CGD, CDS: Khoảng từ 0,1ữ2pF đối với JFET công suất nhỏ (Các tham số này sẽ khảo sát kỹ hơn ở phần d−ới) Nhận xét: JFET có một số tính năng cơ bản sau: - Có trở kháng vào rất lớn (tới 109Ω), dòng vào IG ≅ 0 nên JFET đ−ợc coi nh− phần tử điều khiển bằng điện áp. - Điện trở ra lớn (rD lớn - Đây là vùng bEo hòa, ứng với miền thắt kênh). Do điện trở ra lớn nên đầu ra th−ờng sử dụng mô hình t−ơng đ−ơng nguồn dòng. - Điện dung ghép hồi tiếp nhỏ - Tạp âm nhỏ (nhỏ hơn so với BJT) - Phần lớn các JFET có cấu trúc đối xứng nên nếu hoán vị hai cực D và S thì đặc tuyến và tham số không thay đổi - Vùng đầu của đặc tuyến ra (trong khoảng UDS < 1,5V) là vùng JFET có tính chất nh− một điện trở tuyến tính, giá trị điện trở có thể điều khiển bằng điện áp UGS 4.3. Tranzito tr−ờng loại MOSFET 4.3.1. Phân loại Trong cấu trúc của JFET cực cửa G đ−ợc phân cách với kênh bằng tiếp xúc PN phân cực ng−ợc. Với loại cấu trúc mới, cực G đ−ợc cách ly bởi chất cách điện. Đấy là loại Tranzito tr−ờng MOSFET, đ−ợc viết tắt từ tiếng Anh: Metal Oxyde Semiconductor Field Effect Transistor, tức là loại FET có cấu trúc kim loại oxyt bán dẫn (MOS). Do tính chất cách ly này mà ng−ời ta còn gọi chúng là Tranzito có cực cửa cách ly – IGFET (Isolated Gate FET). MOSFET gồm 2 loại: Kênh đặt sẵn và kênh cảm ứng. 13 MOSFET kênh đặt sẵn: Còn đ−ợc gọi là loại D-MOSFET (viết tắt từ tiếng Anh: Depletion type MOSFET - tức là MOSFET loại nghèo). Đây là loại có kênh đ−ợc hình thành sẵn trong quá trình chế tạo. Nó làm việc đ−ợc cả trong chế độ làm nghèo và chế độ làm giầu hạt dẫn. Tuy nhiên nó đ−ợc mang tên là loại hạt nghèo (D-MOSFET) để dễ phân biệt với loại giầu d−ới đây. MOSFET kênh cảm ứng: Còn đ−ợc gọi là E-MOSFET (viết tắt từ tiếng Anh: Enhancement type MOSFET - tức là MOSFET loại giầu hoặc loại tăng c−ờng). Trong E-MOSFET kênh không đ−ợc chế tạo tr−ớc mà hình thành khi đặt một điện áp nhất định lên cực G. Quá trình hình thành kênh chính là quá trình làm giầu hạt dẫn nhờ hiện t−ợng cảm ứng tĩnh điện từ cực G. Loại này chỉ làm việc đ−ợc ở chế độ làm giầu (E-mode). Tùy thuộc vào loại bán dẫn sử dụng mà ta có MOSFET kênh N hoặc kênh P. 4.3.2. MOSFET kênh đặt sẵn (D-MOSFET) • Cấu tạo: MOSFET kênh đặt sẵn có cấu tạo nh− hình 4-12. Trong đó mô tả cấu tạo và ký hiệu của hai loại kênh N và kênh P. a) D-MOSFET kênh N b) D-MOSFET kênh P Hình 4-12: Cấu tạo của MOSFET kênh đặt sẵn (D-MOSFET) MOSFET cũng có 3 cực: Cực nguồn S (Source), cực cửa G (Gate), cực máng D (Drain). Cực nguồn và cực máng đ−ợc nối với vùng có nồng độ pha tạp N cao, ký hiệu là n+. Nối giữa vùng S và D là kênh. Kênh đ−ợc cách ly với cực G bằng một lớp Oxyt cách điện SiO2. Khối bán dẫn P gọi là đế và đ−ợc nối ra gọi là cực đế ký hiệu là B (viết tắt từ chữ Body). Giữa cực đế và kênh là tiếp xúc PN phân cực ng−ợc. L−u ý rằng trong nhiều tr−ờng hợp cực đế B đ−ợc đấu nối sẵn với cực nguồn S trong quá trình chế tạo. • Nguyên lý hoạt động của D-MOSFET: D-MOSFET có thể hoạt động đ−ợc cả hai chiều điện áp UGS. ứng với UGS < 0 sẽ là chế độ nghèo, UGS > 0 là chế độ giàu. D S G B n+ n+ p n SiO2 Kênh N Vùng nồng độ cao Tiếp xúc kim loại D S G B p+ p+ n p SiO2 Kênh P Vùng nồng độ cao Tiếp xúc kim loại 14 * Khảo sát D-MOSFET kênh N với 3 tr−ờng hợp: UGS = 0, UGS 0: Tr−ờng hợp UGS = 0: (Hình 4-13a) Điện tử trong kênh đ−ợc kéo về cực D do điện áp trên cực D là d−ơng, UDS > 0 tạo thành dòng ID. Với giá trị UGS = 0, dòng ID chính là dòng IDSS. a) UGS = 0 b) UGS < 0 c) UGS > 0 e: Điện tử o: Lỗ trống Hình 4-13: Nguyên lý làm việc của D-MOSFET kênh N với sự thay đổi điện áp UGS a) UGS = 0 b) UGS 0 Tr−ờng hợp UGS < 0: (Hình 4-13b) Do tác động tĩnh điện nh− một tụ điện mà một má tụ là cực G, má tụ kia là kênh, còn chất điện môi là SiO2, số điện tử tự do của kênh có xu thế bị đẩy bớt khỏi kênh ra phần đế. Mặt khác, lỗ trống có UGS < 0 D S G B p e e e + _ UDD + _ e e Tái hợp n+ n+ D S G B p e e e + _ UDD + _ UGS > 0 e e n+ n+ UGS = 0 D S G B n+ n+ p n e e e e e + _ UDD + _ ID = IS = IDSS ID 15 điện tích d−ơng từ đế đ−ợc ké