Chương V: Thiết kế vi mạch số trên thư viện cổng chuẩn

Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 1 Chương V: Thiết kế vi mạch số trên thư viện cổng chuẩn 1. Công nghệ chế tạo IC Công nghệ chế tạo vi mạch bán dẫn được phát triển từ những năm giữa của thế kỷ 20 và không ngừng phát triển biến đổi. Hình 4.1: Mô hình tấm silicon trong sản xuất IC Nguyên liệu để sản xuất IC vật liệu bán dẫn thường là silicon. Silicon đầu tiên được chuẩn bị dưới dạng thanh trụ dài (Silicon Ingot), hình dạng cho phép thu được tinh thế có độ đồng nhất cao. Khối trụ có đường kính thay đổi từ 50mm đến 300mm, sau đó được cắt thành các tấm hình tròn dầy bằng nhau (Silicon wafer), chiều dày của các tấm silicon thay đổi tùy từ 200 – 1000 µm tùy thuộc đường kính của tấm. Những tấm silicon này sẽ trải qua một quy trình quang khắc (photolithography) để cho ra sản phẩm cuối cùng là các khối IC vuông kích thước 2-15mm, mà thuật ngữ gọi là các dice, thông thường để tiết kiệm chi phí sản xuất thì các dice này được sản xuất hàng loạt giống nhau trên cùng một tấm silicon. Hình vẽ dưới đây minh họa cho nguyên l{ hoạt động của quá trình quang khắc. Nguyên l{ của quá trình quang khắc rất giống với nguyên l{ của quy trình rửa ảnh chụp bằng phim. Khi chụp ảnh thì cửa chụp của máy ảnh chỉ được mở ra trong một thời gian cực ngắn đủ cho ánh sáng tác động lên lớp vật liệu cảm quang trên bề mặt phim. Phim sau đó được rửa để tạo thành phim âm bản, qua phim này vùng nào bị ánh sáng chiếu vào thì trong suốt để ánh sáng đi qua, và ngược lại. Tới giai đoạn tái tạo hình ảnh, ánh sáng chiếu qua phim âm bản lên giấy ảnh,dưới kích thích của cường độ ánh sáng khác nhau lớp hóa Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 2 chất trên giây ảnh sẽ tạo nên màu sắc khác nhau nhờ đó hình ảnh gốc khi chụp được khôi phục. Hình 4.2. Quy trình quang khắc (photolithography) trong sản xuât IC. Đối với quá trình quang khắc nguyên l{ làm việc cũng tương tự như vậy. Để sản xuất một IC, người ta dùng một bộ mặt nạ (masks) có tác dụng như phim âm bản, ánh sáng sử dụng trong kỹ thuật quang khắc là tia cực tím với bước sóng vào khoảng 200nm. Tấm silicon trước khi được chiếu tia cực tím thì được phủ lớp vật liệu cản quang (photoresit), lớp vật liệu này có độ dày từ 0,5- 1,0 µm. Tia cực tím được chiếu qua mặt nạ lên lớp cản quang, sau đó tấm silicon được rửa bằng dung dịch hóa chất đặc biệt, nếu vật liệu phủ là cản quang dương thì phần chịu tác động của tia cực tím sẽ bị biến đổi và bị rửa trôi, còn nếu là cản quang âm thì ngược lại, lớp vật liệu này sẽ bền trong dung dịch rửa trong khi phần còn lại sẽ bị hòa tan. Bên cạnh công nghệ “rửa ướt” bằng dung dịch hóa chất còn sử dụng công nghệ “rửa khô” bằng plasma. Sau khi những vị trí cần thiết bị tẩy đi thì tùy yêu từng giai đoạn sẽ phủ kim loại (thường là Cu) hoặc sử dụng những hóa chất tương ứng khuếch tán vào lớp bán dẫn để tạo cấu trúc tinh thể theo yêu cầu(tạo ra các khối bán dẫn kiểu P hay N). Tiếp đó phần vật liệu cản quang trên còn lại trên bề mặt được rửa đi Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 3 hoàn toàn. Quá trình trên có thể được lặp đi lặp lại nhiều lần với nhiều mặt nạ khác nhau cho đến khi tạo xong hết các lớp cần thiết theo thiết kế. 2. Tổng quan về công nghệ ASIC trên thư viện cell chuẩn 2.1 Khái niệm thư viện phần tử logic chuẩn Standart Cell Library (SCL) hay thư viện phần tử logic chuẩn là tập hợp các phần tử logic cơ bản (cell) như AND, OR, NOT, Flip-flop, Latch, buffer có cùng kích thước chiều cao nên gọi là chuẩn. Thư viện chuẩn tồn tại ở hai dạng cơ bản - Timing Abstract – Thư viện này thường có định dạng Synopsys Liberty, cung cấp thông tin về chức năng, tham số thời gian, về công xuất, nhiễu cho từng cell một. - Layout Abstract – thường dùng định dạng LEF, hoặc Synopsys Milkyway, chỉ chứa thông tin về layout của các cells tức là thông tin về hình dáng kích thước nhằm phục vụ cho quá trình bố trí cells và thiết lập kết nối giữa các cells (Place and Route). Phân biệt các công nghệ bán dẫn: Khi đề cập tới một công nghệ bán dẫn thì thường đề cập tới các tên gọi công nghệ 180nm, 90nm hay 65nm, đó là giá trị kích thước đặc trưng của thư viện bằng chiều dài kênh bán dẫn L (channel length) của các cổng logic có trong thư viện. Các công nghệ có kích thước đặc trưng càng nhỏ thì tương ứng có độ tích hợp càng cao và mức tiêu thụ năng lượng trên một đơn vị cổng càng thấp. Hình 4.3 Mô hình logic cell Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 4 2.2 Các đặc trưng của cell Max fan-out của một cell là số lượng kết nối tối đa có thể kết nối ở đầu ra của một cell đó , tương ứng cell có Drive Strengh càng lớn thì sẽ có khả năng kết nối nhiều đầu ra và có Max fan-out lớn. Drive strength: Một tham số khá quan trọng khác của các cổng logic là Drive strength hay Current flow là cường độ dòng chạy qua cổng, hay thường được coi như công suất của cổng, giá trị này tỷ lệ thuận với W/L. Trên thực tế để tăng công suất của cổng người ta thường ghép nối hai cổng nối tiếp hoặc song song như minh họa dưới đây. Hình 4.4 Tăng công suất cho cell Delay: Độ trễ cell là thời gian cần thiết để ổn định giá trị tín hiệu đầu ra của cell kể từ thời điểm ổn định của các tín hiệu đầu vào, đơn vị thời gian thường được quy định trong thư viện, ví dụ công nghệ 130nm quy định là ns (10-9s), trong khi thư viện 90nm trở xuống thường quy định là ps (10-12s). Độ trễ cell càng nhỏ nếu kích thước cell càng nhỏ, nghĩa là công nghệ càng tiên tiến thì vi mạch hoạt động càng nhanh. Độ trễ còn tỷ lệ nghịch với công xuất hay cường độ dòng của cell, nghĩa là cell có dòng ra càng lớn thì độ trễ càng nhỏ. Trên thực tế khi cố gắng giảm độ trễ của vi mạch thì một trong những giải pháp là sử dụng cell có công suất lớn hơn và dẫn đến tăng kích thước của vi mạch. Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 5 Physical layout: là mô tả hình học của cell hay các kết nối được thể hiện bằng các khối đa giác được cấu tạo từ các vật liệu khác nhau. Hình vẽ dưới đây mô tả physical layout của cổng INVERTER dùng công nghệ CMOS. Physical layout của các cell là cơ sở để kết xuất ra các mặt nạ (MASK) dùng cho công đoạn cuối cùng là chế tạo bán dẫn. Hình 4.5 View of a cell 2.3 Khái niệm thiết kế ASIC trên thư viện cell chuẩn ASIC (Application Specific Intergreted Circuits) là khái niệm chỉ những vi mạch IC được thiết kế cho những ứng dụng đặc thù cụ thể nhất định. Với định nghĩa như vậy thì những IC chức năng thiết kế trên FPGA cũng có thể xem là ASIC. Tuy vậy trong lĩnh vực thiết kế vi mạch VLSI thuật ngữ công nghệ ASIC chỉ tới quy trình thiết kế chế tạo IC trên các thư viện cổng, nội dung của chương này sẽ đi sâu nghiên cứu một phần về công nghệ thiết kế này. Công nghệ thiết kế này chia làm hai loại chính: Full-custom ASIC Design: là quy trình thiết kế IC có mức độ chi tiết cao nhất nhằm thu được sản phẩm tối có hiệu quả làm việc cao nhất và đạt tối ưu về mặt tài nguyên trên nền một công nghệ bán dẫn nhất định. Để đạt được mục đích đó thiết kế không những được tối ưu ở những mức cao mà còn được tối ưu ở mức độ bố trí transitor và kết nối giữa chúng, ví dụng hai khối logic Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 6 cùng thực hiện hàm OR nhưng phân bố ở hai vị trí khác nhau thì được cấu trúc bằng các mạch transitor khác nhau, phụ thuộc vào các thông số khác như tải đầu vào, đầu ra, vị trí, các khối liền kềChính vì thế Full-custom ASIC đôi khi còn được gọi là random-logic gate networks nghĩa là mạch tạo bởi những cổng không đồng nhất. Semi-custom ASIC Design: Phân biệt với Full-custom ASIC, khái niệm này chỉ quy trình thiết kế mà mức độ chi tiết không đạt đến tối đa, thông thường thiết kế đạt chi tiết đến mức cổng logic hoặc cao hơn. Do Full-custom ASIC có độ phức tạp cao nên không những chi phí cho quá trình thiết kế rất lớn mặt khác thời gian dành cho thiết kế có thể kéo dài hàng vài năm trở lên, trong thời gian đó có thể đã có những công nghệ mới ra đời, mỗi một thay đổi nhỏ kéo theo việc phải làm lại gần như toàn bộ thiết kế và phát sinh thêm chi phí rất nhiều do vậy lợi nhuận sản phẩm bán ra thấp hay thậm chí thua lỗ. Semi- custom ASIC cân bằng giữa chi phí thiết kế và chất lượng sản phẩm bằng cách đẩy nhanh và giảm thiểu chi phí cho quá trình thiết kế, bù lại sản phẩm làm ra không đạt được mức tối ưu l{ thuyết như Full-custom design. Có nhiều dạng semi-custom design nhưng một trong những kiểu cơ bản mà thường được sử dụng là thiết kế trên cơ sở thư viện cổng chuẩn (Standard Cell Library), thư viện này là tập hợp của các cổng logic như AND, OR, XOR, thanh ghi có cùng kích thước chiều cao băng kích thước đặc trưng của thư viện. Trong chương này ta sẽ nghiên cứu kỹ về công nghệ ASIC này. 2.4 So sánh giữa ASIC và FPGA Trước khi đi sâu vào nghiên cứu về ASIC, ta sẽ so sánh một cách tổng quan nhất ASIC và công nghệ FPGA mà ta đã tìm hiểu ở chương trước: Tiêu chí FPGA ASIC Ưu thế Mức độ phức tạp Đơn giản, tập trung vào thiết kế chức năng là chính, các bước khác thực hiện gần như tự động hoàn toàn Phức tạp, từ thiết kế chức năng đến khi tạo ra các Layout gồm 11 bước, độ phức tạp tăng từ trên xuống dưới FPGA Thời gian thiết kế Thời gian ngắn có thể trong vài tuần hoặc vài tháng FPGA Đội ngũ kỹ sư Có thể 1 người thực hiện hoặc một nhóm người hiểu biết về FPGA Nhiều người và nhiều lĩnh vưc khác nhau, trình độ cao. FPGA Khả năng tối ưu thiết kế Ít, chủ yếu bằng thuật toán Nhiều, có nhiều bước để tối ưu thiết kế. ASIC Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 7 Sản phẩm Có thể làm được trong điều kiện bình thường Chỉ có sau khi sản xuất tại nhà máy FPGA Khả năng làm việc (cho cùng một IC chức năng) Thấp(so với ASIC) do cấu trúc khả trình chặt chẽ. Cao, do được tối ưu ở nhiều mức. ASIC Diện tích (cho cùng một IC chức năng ) Gấp hàng chục lần ASIC do cấu trúc FPGA phức tạp và FPFA có hiệu xuất sử dụng tài nguyên không cao. Nhỏ (so với FPGA) nhiều lần ASIC Khả năng tái cấu trúc Có Không FPGA Chi phí Thấp nếu cho ít sản phẩm, nhưng đối với số lượng lớn thì đắt hơn ASIC Thấp nếu sản xuất hàng loạt nhiều sản phẩm ASIC Hình 4.6. FPGA vs ASIC Dựa vào bảng trên cho thấy ASIC phù hợp với những thiết kế đòi hỏi tính tối ưu cao, chẳng hạn các vi mạch dùng cho các quá trình tính toán mô phỏng phức tạp vượt quá khả năng của PC hay FPGA, những vi mạch dùng trong quân sự, y học đòi hỏi làm việc với thời gian thực điều kiện môi trường khắc nghiệt, Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 8 những thiết bị dân dụng có thị trường lớn như Vi xử l{, vi điều khiển vì chi phí sản xuất khi đó sẽ thấp. FPGA sẽ thích hợp cho những thiết kế ứng dụng nhỏ, đặc biệc có khả năng tái cấu trúc, những thiết kế có chi phí thấp và thời gian hoàn thiện ngắn hạn, không đòi hỏi cao về khả năng làm việc hay điều kiện làm việc. 3. Quy trình thiết kế ASIC trên thư viện cổng chuẩn. Phần trên đã trình bày sơ lược về quy trình sản xuất vi mạch bán dẫn, trên thực tế quy trình này rất phức tạp, có sự tham gia của nhiều nghành khoa học khác nhau và đòi hỏi độ chính xác rất cao. Trong khuôn khổ chương trình tại các trường đại học các sinh viên chủ yếu được giới thiệu về công nghệ thiết kế vi mạch trên máy tính. Nhờ có sự tiêu chuẩn hóa và thống nhất cao trong định dạng trao đổi dữ liệu cũng như quy trình công nghệ mà quá trình thiết kế có thể tách riêng không phụ thuộc nhiều vào quá trình sản xuất tại nhà máy. Đầu vào của quá trình sản xuất chính là bộ Physical layouts hay các mặt nạ (masks). Do đó sản phẩm cuối cùng của quy trình thiết kế là tạo ra phiên bản các mặt nạ (masks) phục vụ trong quá trình sản xuất hàng loạt. Sơ đồ tổng quan của quy trình thiết kế được trình bày ở hình sau: Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 9 Mô tả thuật toán (Specifitation) RTL - coding RTL Simulation/ Verification Tổng hợp (Synthesis) Logic Verification FRONT-END DESIGN Floorplaning (Specifitation) Placement Clock Tree Synthesis Routing Verification (Formal, Timing, Physical) BACK-END DESIGN Fabrication Mask Generation (GDSII), IC Manufacturing and Testing Hình 4.7: Quy trình thiết kế IC. Toàn bộ quy trình thiết kế IC được phân chia thành hai phần, phần thứ nhất Front-End Design - thiết kế logic và Back-End Design - Thiết kế vật lý. Chú ý rằng khái niệm Front-End và Back-end nếu dùng cho quá trình sản xuất IC thì lại được hiểu khác, khi đó Front-end là toàn bộ các bước từ thiết kế logic cho đến khi chế tạo xong IC, Back-end là quy trình kiểm tra và đóng gói IC. Mô tả thuật toán (Specification): Đối với những thiết kế phức tạp thì quá trình hoàn thiện các tài liệu mô tả thuật toán chiếm thời gian không nhỏ trong toàn bộ thiết kế. Mô tả chức năng bao gồm đặt vấn đề bài toán, trên cơ sở đó phân tích để tìm ra thuật toán giải quyết. Thuật toán thường được thể hiện bằng các sơ đồ khối trên đó mô tả chi tiết chức năng của từng khối và cách chúng liên kết với nhau. Một trong những điểm khó nhất trong việc mô tả Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 10 thuật toán là phải lập được biểu đồ trạng thái làm việc của mạch theo thời gian. Nếu mô tả ở phần này càng chi tiết thì càng đơn giản cho quá trình viết mã HDL ở dưới và tránh được những lỗi thiết kế về mặt thuật toán. RTL coding là thuật ngữ chỉ mô tả thiết kế ở mức thanh ghi truyền tải. Đây là một trong những bước quan trọng nhất trong quy trình thiết kế logic, ở bước này các kỹ sư sẽ mô tả thiết kế bằng ngôn ngữ mô tả phần cứng HDL (Hardware Description Language) trên cơ sở tài liệu mô tả thuật toán ở bước trên, nếu so sánh với lập trình viên phần mềm thì bước này tương ứng với bước viết code chương trình. Mô tả VHDL thường được chia nhỏ thành các module độc lập, việc chia nhỏ này thực chất cũng đã được thực hiện ở bước một, các module khi này có thể được tiến hành mô tả độc lập và song song với nhau. RTL Simulation: kiểm tra thiêt kế ở mức cao đã được đề cập ở chương hai, tuy nhiên khi làm những thiết kế phức tạp không thể bỏ qua bước đầu tiên là lập phương án kiểm tra. Lập phương án kiểm tra bao gồm xác định phương pháp kiểm tra, dạng kiểm tra (đầy đủ hay không đầy đủ), và miền kiểm tra. Việc kiểm tra thiết kế được thực hiện từ theo lần lượt từ các module riêng lẻ cấp dưới đến các module lớn hơn và cuối cùng là module tổng (Top-level module). Kiểm tra theo quy trình đó là cách tốt nhất nhằm đơn giản hóa quá trình kiểm tra vì kiểm soát lỗi ở module nhỏ bao giờ cũng đơn giản hơn kiểm soát lỗi ở một module cỡ lớn. 4. Tổng hợp thiết kế bằng Synopsys Design Compiler Ở phần này sẽ tập trung vào giới thiệu quy trình tổng hợp thiết kế từ mã nguồn RTL trên thư viện cổng chuẩn, cụ thể là trên công cụ tổng hợp logic Design compiler của hãng Synopsys. Các lệnh minh họa và ví dụ được làm trên phiên bản Design compiler 2004, công cụ này chạy trên hệ điều hành Linux, ở chế độ dòng lệnh tương tự như khi dùng mô phỏng thiết kế trên Modelsim bằng Tcl Script. Ví dụ minh họa ở hình sau: Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 11 Hình 4.8: Chương trình Design Compiler. Dữ liệu của đầu vào tổng hợp thiết kê bao gồm mô tả RTL, mô tả thư viện công nghệ (Technology Library) và mô tả các yêu cầu hay điều kiện ràng buộc đối với thiết kế. TECHNOLOGY LIBRARY LOGIC SYNTHESIS RTL model CONSTRAINT .DB file NETLIST Hình 4.9: Tổng hợp logic . Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 12 4.4. Thiết lập điều kiện làm việc, mục tiêu thiết kế (Constraint design) Chức năng của thiết kế được quy định ở mô tả RTL là không thể thay đổi nhưng có thể hiện thực hóa theo nhiều phương án khác nhau. Thiết lập ràng buộc (Constraint design) là bước thiết lập các điều kiện làm việc, mục tiêu cho đối tượng thiết kế, những thiết lập này là cơ sở cho quá trình tối ưu hóa thiết kế khi thực hiện tổng hợp. Các điều kiện ràng buộc thiết lập có thể liên quan tới các tham số về mặt thời gian, diện tích, các tham số về điều kiện làm việc hay đối tượng công nghệ sẽ áp dụng. Các điều kiện đó được chia thành 2 dạng như sau: ENVIROMENT CONSTRAIT DESIGN CONSTRAINT CONSTRAINT Hình 4.10: .Điều kiện ràng buộc cho tổng hợp logic - Enviroment constraint: Thiết lập các tham số vật lý về môi trường làm việc như nhiệt độ, điện áp - Design constraints: Là các điều kiện ràng buộc chi tiết, hay mục tiêu cho đối tượng thiết kế cụ thể. Các điều kiện ràng buộc thường được viết dưới dạng một file text, có đuôi mở rộng là .scr (không bắt buộc). Các lệnh này có thể được đưa vào tuần từ từ dòng lệnh hoặc đưa vào bằng cú pháp dc_shell> include Ví dụ nội dung một file script như sau: current_design pu_pu clk_name = clk clk_period = 2950 clk_s = "2950" if (find(port, clk) == {"clk"}) { clk_name = clk create_clock -period clk_period clk } set_clock_uncertainty 610 clk_name set_driving_cell -lib_cell SCWBUFXC1 all_inputs() Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 13 set_max_fanout 4.0 all_inputs() set_input_delay 1500 -clock clk_name REG_CODE[*] set_load 0.01 all_outputs() set_max_transition 100 all_inputs() set_max_area 1150000 set_multicycle_path 2 -from ctreg/Num_pack_out_bits[*] set_max_delay 4000 -from ctreg/XS[*] -to fu/pu_pack/PACK_OUT[*] set_multicycle_path 2 -from ctreg/M[*] set_multicycle_path 2 -from ctreg/Y[*] current_design pu_pu compile -boundary_optimization -map_effort medium Dưới đây ta sẽ lần lượt đi tìm hiểu các điều kiện ràng buộc này với các ví dụ viết cho trình tổng hợp logic Design Compiler của Synopsys 4.4.1. Thiết lập các tham số về môi trường làm việc (Enviroment constraints) Set_operating_condition: Lệnh này thiết lập điều kiện làm việc của thiết kế, điều kiện đó được quy định bằng các tên gọi không độc lập với thư viện là xấu nhất (WORST), tiêu chuẩn (NOMINAL) và tốt nhất (BEST). Các tham số cụ thể gắn với từng tên gọi này được quy định trực tiếp trong mô tả thư viện. Set_operating_condition Ví dụ: dc_shell -t> set_operating_conditions WORST dc_shell -t> set_operating_conditions BEST Ví dụ mô tả operating condition có dạng như sau: operating_conditions (WORST) { process : 1.3 ; temperature: 100.0 ; voltage: 2.75 ; tree_type : worst_case_tree ; } operating_conditions (NOMINAL) { process : 1.0 ; temperature: 25.0 ; voltage : 3.00 ; tree_type : balanced_tree ; } operating_conditions (BEST) { process : 0.7 ; temperature: 0.0 ; voltage: 3.25 ; tree_type : best_case_tree ; } Chương IV - Thiết kế vi mạch sổ trên thư viện cổng chuẩn 14 Điều kiện làm việc ảnh hưởng rất lớn tới kết quả tổng hợp, đặc biệt là về mặt thời gian. Ví dụ trong trường hợp WORST nhiệt độ môi trường làm việc là 100oC thì các phần tử logic làm việc với độ trễ cao hơn so với bình thường ở 25oC, và hiệu xuất làm việc của IC nói chung sẽ kém hơn. Một ví dụ khác là khi giá trị voltage là DC đầu vào càng lớn thì tốc độ làm việc càng cao và khả năng chống nhiễu càng tốt. Set_wire_load_model: thiết lập mô hình của đường kết nối, các dạng mô hình được định nghĩa sẵn ở trong thư viện công nghệ của Synopsys. Mô hình đường kết nối xác định các tham số vật l{ như điện trở (resistance) điện dung (capacitance) diện tích, fan-out length của kết nối trên một đơn vị chiều dài, các tham số này dùng cho mô hình tính trễ của đường truyền. Ví dụ như sau: set_wire_load_model -name dc_shell -t> set_wire_load_model-name MEDIUM Ví dụ về WIRE_LOAD_MODEL wire_load (SMALL) { resistance : 0.2 ; capacitance :1.0 ; area : 0 ; slope : 0.5 ; fanout_length( 1, 0.020) ; fanout_length( 2, 0.042) ; fanout_length( 3, 0.064) ; fanout_length( 4, 0.0