Đồ án Tính toán mạch điện tử

Lời nói đầu Với những ưu điểm hơn hẳn của tín hiệu số so với tín hiệu tương tự như khả năng chống sai số(lỗi), sửa sai số hiệu quả, khả năng tích hợp lớn của các thiết bị nên xu hướng số hoá ngày càng phát triển mạnh mẽ. Ngày này trong các mạng viễn thông đang tồn tại song song cả hai hệ thống tương tự và hệ thống số, do đó cần phải có quá trình biến đổi tín hiệu tương tự sang số và ngược lại số – tương tự. Các quá trình đó được thực hiện bởi các bộ biến đổi tương tự – số(ADC Analog to Digital Converter) và bộ biến đổi số – tương tự(DAC Digital to Analog Converter). Bài tiểu luận này trình bày ngắn gọn các bộ biến đổi tín hiệu tương tự sang số, và một số loại sai số thường xảy ra trong quá trình biến đổi đó cùng với phương pháp kiểm tra 1. Giới thiệu. Các bộ biến đổi tương tự- số, thường nó tới là A/D (ADC) có vai trò ngày càng quan trọng trong việc trang bị máy đo trong những năm qua. Có khi chức năng quan trọng của máy đo cơ bản như là vôn mét số, bây giờ ADC năm trong trung tâm nhiều dụng cụ phức tạp như ôxylô và bộ phân tích phổ. Trong nhiều trường hợp đặc tính bên ngoài của dụng cụ bị hạn chế bởi chỉ tiêu chất lượng bên trong bộ biến đổi A/D. Càng có sự quan trọng của ADC đối với máy đo đã được thực hiện bởi cộng nghệ mạch tổ hợp (IC) chỉ tiêu chất lượng cao. Nó cho phép bộ biến đổi tốc độ cao và độ phân giải cao hơn được thiết kế, sản xuất và bán với giá phù hợp. Công nghệ IC tiên tiến quan trọng ngang bằng cho phép bộ vi xử lý khả năng xử lý tín hiệu số nhanh mà cần thiết trong việc cung cấp sự thay đổi giá thấp từ dữ liệu gốc tạo ra bởi ADC đến kết quả máy đo. Chức năng cơ bản của bộ biến đổi A/D là biến đổi giá trị tương tự ( điển hình biểu diễn bởi điện áp) thành các bít nhị phân mà cho phép tính xấp xỉ” tốt” đối với giá trị tương tự . Về quan niệm nhận thức ( Nếu khong nói về vật lý học), sự xử lý nay có thể được xem như là tạo ra tỷ số giữa tín hiệu điện áp vào và điện áp tham chiếu đã biết Vref sau đó làm tròn kết quả tới gần giá trị nguyên nhị phân n-bít nhất. Về mặt toán học, quá trình xử lý có thể được biểu diễn bởi :
(1) Trong đó Vin là trị số tương tự ( ở đây giả định cho phép dải từ 0 đến Vref ), D là từ ở đâu ra dữ liệu, và n là độ phân giải của bộ biến đổi ( số các bít trong D). Hàm “rnd” đại diện cho sự làm tròn của các từ trong dấu ngoặc đối với giá trị nguyên gần nhất. Một cách điển hình, điện áp thám chiếu được sinh ra bên trong bởi bộ biến đổi có tính cách thương mại. Trong các trường hợp nó được bên ngoài cung cấp. Còn trường hợp khác điện áp tham chiếu cần phải đạt tới dải đâu vào trong phạm vi đây đủ của bộ biến đổi. 2. Bộ biến đổi tương tự – số tích phân (Integrating Analog-to-Digital Converters). Bộ biến đổi ADC tích hợp được dùng khi yêu cầu độ phân giải rất cao tại tốc độ lấy mẫu tương đối thấp. Nó làm chức năng bằng cách tích hợp (lấy trung bình) tín hiệu đầu vào qua chu kỳ thời gian được chọn và vì thế thường sử dụng cho công tác đo các điện áp DC. Sự lấy trung bình có hiệu ứng của suy giảm nhiễu ở đầu vào. Nếu thời gian trung bình được chọn làm một hoặc nhiều chu kỳ đường dây điện lực(power line cycles), giao diện đường dây điện lực được loại bỏ từ phép đo. Nó được ứng dụng rọng rãi ở trong vôn mét số, mà nó lợi dụng độ phân giải tiếp sóng (receptional), tuyến tính, tính ổn định, và cách loại trừ nhiễu của Cấu trúc tích phân. 2.1.Cấu trúc hai sườn dốc(Dual Slope Architecture). Phương pháp hai sườn dốc có lẽ được sử dụng kiến trúc A/D tích phân một cách rộng rãi nhất (hình 1). Có hai nửa chu kỳ, dựa vào đây có sườn dốclên và sườn dốcxuống. Tín hiệu vào được tích hợp trong thời gian sườn dốclên đối với thời gian ấn định. Sau đó tham chiếu của tín hiệu ngược được tích hợp trong thời gian sườn dốc xuống để biến đổi đầu vào bộ tích phân thành zero. Thời gian cần thiết cho sườn dốc xuống tỷ lệ với trị số đầu vào và là đầu ra của ADC. Về mặt toán học, chu trình sườn dốclên có thể được trình bảy như sau:
(2)
Hình 1. Sơ đồ khối ADC hai sườn dốc đơn giản. Hình 2. Dạng sóng ADC hai sườn dốc điển hình. Trong khi đó Vp là giá trị đỉnh đạt tại đầu ra bộ tích phân trong thời gian sườn dốc lên, Tup được biết là thời gian tích hợp sườn dốc lên, Vin là tín hiệu đầu vào, R và C là giá trị thành phần của bộ tích phân. Tương tự sườn dốcxuống có thể trình bảy bởi:
(3) Trong đó Tdn là thời gian không biết trước của sườn dốcxuống, và Vref là giá trị tham khảo, biểu thức 2 và 3 và giải ra Tdn, đầu ra của ADC:
(4) Chú ý ở đây là Vin và Vref luôn luôn là tín hiệu ngược (Để đảm bảo sự biến đổi thành zero trong bộ tích phân), và do đó Tdn luôn luôn là dương. Có thể trực tiếp thấy ở trong biểu thức (4) rằng R và C không có mặt ở trong Tdn . Do đó giá trị của nó không tới hạn. Đây là kết quả của cùng thành phần đã được dùng cho cả sườn dốc lên và xuống. Tương tự, nếu thời gian Tup và Tdn được xác định bởi chu kỳ đếm của đồng hồ đơn, chu kỳ chính xác của đồng hồ đó sẽ không ảnh hưởng đến độ chính xác của ADC. Phát biểu lại đầu ra nói tới số chu kỳ của đồng hồ:
(5) Trong đó Nup là số chu kỳ đồng hồ đã được ấn định dùng trong sườn dốclên và Ndn là số chu kỳ đồng hồ yêu cầu để biến đổi đầu ra bộ tích phân thành 0. Các nguồn sai số điện thế. Rõ ràng từ biểu thức (5) thấy rằng Ndn, đầu ra bằng số của ADC, chỉ phụ thuộc vào đầu vào, giá trị tham chiếu, và giá trị không biết trước Nnp,, sai số trong Vref sẽ ảnh hưởng tới độ chính xác hệ số khuếch đại của ADC, nhưng đó là ẩn(implicit) trong những bộ biến đổi. Sai số bù có thể xuất hiện nếu điện áp tại điểm bắt đầu của sườn dốclên khác với điện áp tại điểm cuối của sườn dốcxuống. Nếu bộ so sánh đơn trên đầu ra của bộ tích phân được dùng để xác định thời gian đảo (crossing) 0 trong cả hai đường dốc, sự bù của nó sẽ không quan trọng. Dù thế nào thì sai số bù có thể xẩy ra vì vai trò loại trừ (charge infection) từ công tắc để chọn đầu vào và tham chiếu. Trong ứng dụng vôn mét có độ chính xác rất cao, sự bù này thường được bù bởi chu trình tự trở về không (auto-zero cycle). Tính tuyến tính của bộ biến đổi có thể bị ảnh hưởng bởi hiệu ứng nhớ (memory) trong tụ điện của bộ so sánh. Đây là do hiện tượng gọi là hấp thụ điện môi, mà điện tích (charge) được hấp thụ một cách hiệu dụng bởi điện môi tụ trong khoảng thời gian lộ sáng(exposure) dài tới một điện áp và sau đó quay tới phiến tụ khi mà điện áp khác được sử dụng. Cách lựa chọn vất liệu điện môi có hấp thụ rất thấp dùng để tối thiểu hiệu ứng này. Sự cân đối tốc độ độ phân giải. Thời gian tích hợp sườn dốc lên có thể được dùng để xác định chu kỳ đồng hồ một cách chính xác. Dù thế nào thì thời gian để biến đổi đầu ra của bộ tích phân thành 0 không phải là số nguyên thực sự của chu kỳ đồng hồ, khi Vin có thể giả định bằng bất kỳ giá trị nào. Thực ra, luôn luôn có sự không chính xác số đếm (count) +-1 mà Ndn có thể diễn tả được Vin. Độ phân giải của hai sườn dốc ADC có một số đếm (count) trong Nmax, khi Nmax là số đếm tích luỹ trong sườn dốc sau khi tích hợp đầu vào có thang độ đầy đủ Vin=Vts. Dựa trên biểu thức (5).
(6) Để cải thiện độ phân giải, Nmax phải được tăng lên. Việc đó có thể làm được bằng cách tăng Nup , có giá trị hiệu ứng thời gian tăng tuyến tính yêu cầu cho cả hai sườn dốclên và xuống. Hoặc Vref phải giảm, do đó thời gian sườn dốc lên là hằng số thời gain sườn dốc xuống tăng tuyến tính. Mặt khác, độ phân giải tăng yêu cầu sự tăng tuyến tính trong số chu kỳ đồng hồ của sự biến đổi. Giả sử giới hạn thực tiễn ở chu kỳ đồng hồ tối thiểu, độ phân giải tăng tại mức tốn kém trực tiếp của thời gian biến đổi. Vấn đề này có ý nghĩa quan trọng có thể được làm dịu bớt bằng cách sử dụng cấu trúc đa sườn dốc. 2.2. Cấu trúc đa sườn dốc (Multislope Architecture). Sơ đồ khối của ADC nhiều sườn dốcđiển hình cho trong hình(3). Nó khác biệt từ phương pháp hai sườn dốc mà có các điện trở tích hợp lên và xuống riêng biệt, và hơn nữa có giá trị bội số cho các điện trở tích hợp sườn dốc xuống. Sử dụng các điện trở khác nhau cho phần chia sườn dốc lên và xuống giới thiệu khả năng của sai số do sự không thích ứng của điện trở. Hai sườn dốc được miễn trừ đối với vấn đề này khi duy nhất điện trở được dùng. Dù thế nào thì mạng sơ đồ điện trở chất lượng cao với sự đồng chỉnh nhiệt độ tốt và tính tuyến tính có thể khắc phục sự bất lợi này. Ưu điểm của cấu trúc đa sườn dốc giảm đi tại thời gian biến đổi hoặc tăng lên tại độ phân giải. Sự suy giảm quan trong tại thời gian biến đổi có thể nhận được trước hết bằng cách làm giảm nhỏ đáng kể Rup (nối tới Vin). Dòng nạp bộ tích phân sẽ tăng, sử dụng đủ dải động của bộ tích phân trong thời gian nhỏ. Hình 3. Sơ đồ khối ADC Đa sườn dốc Tiếp theo, thời gian yêu cầu cho sườn dốc tại độ phân giải cho trước có thể được giảm bớt bằng cách thực hiện sườn dốc xuống có bội số, mỗi một cái tại dòng thấp liên tiếp (hình 4). Trong ví dụ hình 4, dòng xuống đầu tiền ngược dấu với đầu vào, và lớn đáng kể mà bộ tích phân sẽ vượt qua 0 nhỏ hơn 10 số đếm(count). Khi đầu ra của bộ tích phân vượt quá 0, dòng được tắt tại chuyển tiếp đồng hồ tiếp theo. Lượng mà bộ tích phân quá mức zero dựa trên điện áp đầu vào chính xác. Để số hoá “phần còn lại (residue)” chính xác, một giây, thấp hơn 10 lần, cần phải chọn dòng sườn dốc xuống ngược dấu. Một lần nữa độ quá mức tỷ lệ với đầu vào nhưng bây giờ sẽ có biên độ thấp hơn 10 lần vì sườn dốc thấp hơn. Số đếm (counts) tích luỹ trong pha của sườn dốcxuống này được chấp nhận 10 lần thấp hơn. Một lượng không xác định của sườn dốc xuống này có thể được ứng dụng liên tiếp, mỗi một ứng dụng này thêm (trong ví dụng này) một chục đối với độ phân giải nhưng tạo số phần trăm rất nhỏ đối với toàn bộ thời gian biến đổi. Phương pháp đa sườn dốc(Multislope) có thể được thực hiện với một chục bước trong dộ dốc xuống đã trình bảy ở đây, hoặc với các tỷ số khác. Cho dù tăng thêm trong độ phân giải có thể nhận được bằng cách ứng dụng chu kỳ lên của đa sườn dốc(multislope), mà trong đó cả đầu vào và dòng tham chiếu dịch chuyển được ứng dụng. Tóm lại phương pháp đa sườn dốc làm cải thiện một cách ấn tượng trong sự cân đối tốc độ độ phân giải so với cấu trúc hai sườn dốc bình thường, với mức tốn kém của sự phức tạp và cần thiết cho điện trở được thích ứng tốt. Hình 4. Dạng sóng ADC đa sườn dốc điển hình. 3. Bộ biến đổi tương tự–số song song (Parallel Analog-To-Digital Converters). ADC song song được dùng trong ứng dụng nơi mà cần thiết phải có độ rộng băng và tốc độ lấy mẫu rất cao, cùng với độ phân giải trung bình có thể chấp nhận được. Một ứng dụng điển hình là Ôxylô số thời gian thực(real-time), mà có thể thu thập tất cả các thông tin của tín hiệu trong trường hợp đơn. ADC cũng được dùng trong Ôxylô số lặp lại, nhưng không cần tốc độ lấy mẫu thời gian thực cao. 3.1.Bộ biến đổi tức thời (Flash Converters). Loại quen thuộc nhất của bộ biến đổi A/D song song là bộ biến đổi tức thời (flash). Gọi như vậy là vì bộ so sánh được ghi thời gian 2n lấy mẫu dạng sóng một cách đồng thời (trong đó n là độ phân giải bộ biến đổi). Mỗi một bộ so sánh được cung cấp với điện áp ngưỡng khác nhau, được tạo ra bởi bộ chia điện trở từ điện áp tham chiếu bộ biến đổi chính. Các ngưỡng này cùng nhau nhảy (span) dải đầu vào của bộ biến đổi. Các bít đầu ra từ các bộ so sánh tạo mã nhiệt kế, gọi như thế vì nó có thể được biểu diễn như một cột số 1 liên tục ở dưới chuỗi 0 tương tự (hình 6). Sự chuyển tiếp từ 1 đến 0 tuần tự chỉ ra giá trị tín hiệu đầu vào được lấy mẫu. Sự chuyển tiếp này có thể tìm thấy với cổng logic bình thường, kết quả là mã 1 of N (trong đó N=2n), khi duy nhất một bít là một. Mã 1 of N sau đó có thể được mã hoá thêm với logic thẳng xuôi(straightforword) thành mã nhị phân n bít, là đầu ra mong muốn của bộ biến đổi. Bộ biến đổi tức thời có tốc độ rất là nhanh, khi tốc độ của bộ so sánh được ghi thời gian và logic có thể thực sự cao. Điều này làm chúng phù hợp với ứng dụng Ôxylô thời gian thực(real - time oscilloscope). Dù thế nào thì cũng có tồn tại rất nhiều bất lợi. Sự phức tạp của mạch điện tăng nhanh khi độ phân giải bị tăng khi có 2n bộ so sánh ghi thời gian. Hơn nữa, năng lượng, điện dung đầu vào, điện dung đồng hồ, và phạm vi vật lý của mảng bộ so sánh trên mạch tích hợp là quan trọng khi một cách điển hình bộ biến đổi tức thời lấy mẫu nhanh sự biến đổi tín hiệu đầu vào. Nếu tất cả bộ so sánh không lấy mẫu đầu vào tại cùng một chỗ trên dạng sóng thì lõi có thể xảy ra. Hơn nữa, sự trễ do truyền lan của tín hiệu tới các bộ so sánh gây khó khăn sự thích ứng như kích cỡ mảng tăng. Đây là một lý do mà bộ biến đổi tức thời thường dùng phép nhân logic với mạch giữ và lấy mẫu, khi lấy mẫu đầu vào một cách lý tưởng cung cấp tín hiệu không thay đổi được tới tất cả bộ so sánh tại thời gian của sự đồng bộ. Sự thay đổi của cấu trúc tức thời có thể được dùng để làm giảm tốn kém của độ phân giải cao hơn. Các kỹ thuật này, gồm có mã hoá tương tự, sự gấp (folding), và nội suy có thể giảm bớt điện dung đầu vào và kích cỡ mảng bộ so sánh một cách đáng kể. Hình 5 : Sơ đồ khối của bộ biến đổi A/D tức thời. 3.2. Sai số động trong ADC song song (Dynamic Errors in Parallele ADCs). Nếu không dùng mạch giữ và lấy mẫu thì trong những phạm vi nào đó sai số động có thể gây tổn hại tới cấu trúc A/D tức thời và biến thức của nó. Sai số động được định nghĩa ở đây như là kết quả khi tín hiệu đầu vào có tần số cao được ứng dụng cho ADC. Sai số động phổ biến là do ADC có điện dung đầu vào phi tuyến lớn(voltage-dependent). Điện dungnày có tính phi tuyến khi nó gồm có phân lớn tiếp giáp bán dẫn. Khi điện dung đầu vào này được truyền từ nguồn trở kháng xác định, méo có thể xảy ra tại tần số cao. Các loại sai số động khác xảy ra nếu đầu vào và tín hiệu đồng hồ không được phân phối một cách tức thời tới tất cả các bộ so sánh trong ADC. Dù trong ứng dụng đơn khối, sự tách biệt về vất lý của bộ so sánh có thể đủ lớn để gây khó khăn này cho đầu vào tần só rất cao. Đối với sóng hình sin 1 GHz tại sự giao nhau 0, tốc độ thay đổi cao 10 ps. Tín hiệu thay đổi 3% toàn bộ thang độ. Để số hoá tín hiệu này một cách chính xác, tất cả bộ so sánh phải được điều khiển bởi cùng một điểm trên tín hiệu khi đồng hồ xuất hiện. Nếu có sự không thích ứng trong khoảng trễ trong đồng hồ hoặc sự phân bố tín hiệu tới bộ so sánh chỉ trong 10 ps, sẽ có sự khác nhau 3% giá trị tín hiệu nhận biết được bởi bộ sa sánh khác nhau. Kết quả đạt tại đầu ra bộ so sánh, sau khi giải thích bởi bộ mã hoá bám theo, cho kết qủa sai số mã đầu ra lớn. Cả hai sai số này có chiều hướng xấu như độ phân giải bộ biến đổi tăng, khi điện dung đầu vào và kích cỡ mảng bộ so sánh cả hai đều lớn lên. Nó có thể hạn chế độ phân giải có thể nhận được thực tế trước khi năng lượng và sự ràng buộc phức tạp tham dự vào. Một cách điển hình các mạch lấy mẫu và mạch giữ được dùng với ADC song song để loại trừ vấn đề này. Hình 6: Mã nhiệt kế từ bộ so sánh được biến đổi thành mã 1 of N dùng cổng logic. 3.3. Mạch giữ và lấy mẫu. Các mạch giữ và lấy mẫu loại trừ sai số động từ ADC song song bằng cách đảm bảo rằng tín hiệu đầu vào bộ so sánh không bị thay đổi khi đồng hồ bộ so sánh xuất hiện. Mô hình quan niệm lấy mẫu và giữ điều khiển ADC được cho trong hình (7). Khi chuyển mạch được đóng, điện áp trên toàn bộ tụ bám theo tín hiệu đầu vào. Khi chuyển mạch mở, tụ điện giữ giá trị đầu vào lúc đó. Giá trị này được ứng dụng vào đầu vào ADC qua bộ khuếch đại, và sau khi thích ứng giá trị ổn định có thể có của bộ so sánh. Duy nhất sau đó là bộ so sánh được lấy thời gian(clocked), loại trừ vấn đề về sự phân phối tín hiệu dựa vào ở trên và tất cả các sai số động khác liên quan với bộ so sánh. Thực ra, có sự hạn chế đối với chỉ tiêu chất lượng động của mạch giữ và cùng với mạch lấy mẫu. Đối với phạm vi mà nó có điện dung đầu vào phi tuyến, cùng một méo có tần số cao đã đề cập ở trên sẽ xuất hiện. Dù thế nào thì một cách điển hình hiệu ứng này sẽ bị giảm nhiều hơn, khi một cách điển hình điện dùng đầu vào của mạch giữ và lấy mẫu thấp hơn nhiều so với bộ biến đổi song song. Bài toán động của mạch giữ và lấy mẫu thường thấy khác là méo khẩu độ (perture distortion). Nó dựa vào méo được đưa tới bởi thời gian cắt không zero của mạch lấy mẫu trong hệ thống. Nó có thể đưa vào méo khi lấy mẫu tín hiệu tần số cao, khi điểm lấy mẫu hiện dụng trên tín hiệu có thể là một hàm tốc độ tín hiệu của sự thay đổi (tốc độ nhảy dòng in) và hướng. Với nguyên nhân này, phải quan tâm nhiều tới việc thiết kế chuyển mạch sử dụng trong mạch giữ và lấy mẫu. Hình 7: Mạch giữ và lấy mẫu điều khiển ADC song song. Hình 8: Mạch cầu Diode để dùng làm chuyển mạch lấy mẫu. Tranzito MOS có thể được dùng trực tiếp làm các chuyển mạch lấy mẫu, và các sự cải thiện trong tốc độ tranzito dẫn tới chỉ tiêu chất lượng giữ và lấy mẫu tốt hơn. Cấu hình khác của bộ lấy mẫu có chỉ tiêu chất lượng cao thường được dùng là cầu diode, cho trong hình (8). Với dòng điện chảy trên hướng đã cho, chuyển mạch bật lên. Tín hiệu đầu vào được nối tới tụ giữ qua diode dẫn điện D1 đến D4. Diode D5 và D6 tắt. Để tắt chyuển mạch, dòng điện phải ngược lại. Bây giờ diode D5 và D6 dẫn điện, và các diode còn lại bị tắt. Tín hiệu đầu vào không phụ thuộc vào tụ giữ bởi chuỗi OFF của các diode D1 đến D4 và diode phân dòng ON D5 và D6. Bộ lấy mẫu dùng cầu diode thường được xây dựng từ diode Shottky mà nó tận dụng phụ tải không lưu trữ. Chúng có thể bị tắt nhanh chóng, tạo ra méo khẩu độ. Mạch giữ và lấy mẫu có chỉ tiêu chất lượng rất cao đã được xây dựng bằng cách dùng phương pháp này. 3.4. ADC ghép xen (Interleaving ADCs) . Không đề ý tới tốc độ lấy mẫu của bộ biến đổi hiện có của A/D, tốc độ lấy mẫu cao hơn thường được yêu cầu. Nó đặc biệt đúng trong ứng dụng Ôxylô thời gian thực (real time) nơi mà độ rộng băng tần có thể biết được tỷ lệ trực tiếp tới tốc độ lấy mẫu. Để nhận được tốc độ lấy mẫu cao hơn, mảng bộ biến đổi thường phải được xen lẫn nhau. Ví dụ, bốn bộ biến đổi 1 GHz, điều khiển bởi một tín hiệu đầu vào đơn, có thể hoạt động với đồng hồ của chúng cách nhau tại thời gian 900. Nó tạo ra tốc độ lấy mẫu đầu vào tập hợp 4 GHz, nâng lên độ rộng băng có thể biết được từ giá trị điển hình 250 MHz tới 1 GHz ( thực ra để nhận được độ rộng băng 1 GHz thì mạch lấy mẫu trong ADC phải có độ rộng băng 1 GHz). Nhưng sự xen lẫn thường đưa ra sai số do sự không thích ứng trong đặc tính riêng ADC. Sai số tăng ích và sai số bù trong ADC đơn không bị xen lẫn có thể sản ra một cách tương đối sai số vô hại (innocuous errors) mà không quan trọng đối với ứng dụng. Trong hệ thống xen lẫn, khắc biệt nhau trong sai số tăng ích và dịch chuyển của riêng ADC có thể chuyển đổi tới thành phần tần số giả mạo tại bộ số con tốc độ lấy mẫu. Nó sẽ đặc biệt không mong muốn nếu phổ của tín hiệu có ích . Thật may, sai số tăng ích và sai số bù trong hệ thống ADC ghép xen có thể được lấy chuẩn. Sẽ khó khăn hơn để loại trừ ảnh hưởng của sự không thích ứng động trong ADC. Chúng có hai nguồn: Sự định pha không chính xác của đồng hồ mà chèn vào hệ thống ADC, và độ rộng băng khác nhau trong mạch bộ lấy mẫu ở trước ADC. ảnh hưởng của sai số do pha đồng hồ được minh hoạ trong hình (9), cho biết ảnh hưởng của một đồng hồ bộ biến đổi không định pha(mis-phased) trong một hệ thống ADC ghép xen bốn lối (four-way). Đối với tín hiệu đầu vào 1 GHz, sai số do pha đồng hồ 10 ps đạt kết quả sai số 3% trong giá trị lấy mẫu được lấy. Đây là kết quả trực tiếp của tốc độ nhảy dòng tín hiệu được số hoá. Đồng hồ không định pha trong hệ thống ADC ghép xen có thể sản ra thành phần tần số giả mạo và thay đổi dạng(in shape) hoặc định thời trong dạng sóng được xây lại. Mạch giữ và lấy mẫu hạng hai (two-rank) lấy mẫu đầu vào với duy nhất một bộ lấy mẫu cần thiết có thể loại trừ vấn đề này. Thủ tục lấy chuẩn mà điều chỉnh pha đồng hồ cũng có thể giúp để giảm ảnh hưởng này. ảnh hưởng do sự không thích ứng độ rộng băng tương tự với ảnh hưởng do sự khong thích ứng định thời. Sự lấy chuẩn để giảm ảnh hưởng này là rất khó, dù thế nào thì sự điều chỉnh yêu cầu của đáp ứng tần số mạch tương tự chỉ là hơn điều chỉnh độ trễ của một tín hiệu số. Hình 9: ảnh hưởng sai số định