Kĩ thuật xung, số, vi xử lí - Thiết kế logic số (VLSI design)

Thiết kế logic số (VLSI design)Bộ môn KT Xung, số, VXLquangkien82@gmail.comhttps://sites.google.com/site/bmvixuly/thiet-ke-logic-so08/2012Nội dung: Kiến trúc kiểu cấu trúc, Mô phỏng trên ModelSim, Đối tượng dữ liệu, kiểu dữ liệuThời lượng: 3 tiết bài giảng2/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comMục đích, nội dung3/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comAdder 4 bitMột thực thể có bao nhiêu kiến trúc ?Kiến trúc nào được biên dịch vào thư viện Work?Kiến trúc nào sẽ được mô phỏng bằng lệnh Vsim?4/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comConfigurationADDER4 = 4 Full_adderBehavioralDataflowconfiguration behav of adder4 isfor structure -- one of architecture for all: full_adder use entity work.full_adder(behavioral); end for;end for;end configuration;-- select architecturefor u0: full_adder use entity work.full_adder(behavioral);for u1: full_adder use entity work.full_adder(behavioral);for u2: full_adder use entity work.full_adder(dataflow);for u3: full_adder use entity work.full_adder(dataflow);?5/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comConfigurationObject typesConstantVariableSignal6/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comObject Types Đối tượng dữ liệuHằng là những đối tượng dữ liệu dùng khởi tạo để chứa các giá trị xác định trong quá trình thực hiện. Hằng có thể được khai báo trong các gói, thực thể, kiến trúc, chương trình con, các khối và quá trình.Biến là những đối tượng dữ liệu dùng để chứa các kết quả trung gian, biến chỉ có thể được khai báo bên trong các quá trình hoặc chương trình con. Tín hiệu là các đối tượng dữ liệu dùng để kết nối giữa các quá trình (khối logic) hoặc để đồng bộ các quá trình7/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comObject TypesData typesPre-definedBITSTD_LOGICNumeric (integer, real)Enum(charter filetype)User definedRecordArray8/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comData typesNameValueDriver Strength‘U’Unsolved-'X'XStrong'0'0Strong'1'1Strong'Z'High impedance-'W'XWeak'L'0Weak'H'1Weak'-'Don’t care-STD_LOGIC_11649/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comData typesTrắc nghiệmCâu 1: Kiểu dữ liệu tiền định nghĩa nào được xem là kiểu dữ liệu cơ bản nhất trong VHDLKiểu BIT và NUMERICKiểu BITKiểu STD_LOGICKiểu NUMERIC và STD_LOGIC10/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comTrắc nghiệmCâu 2: Phát biểu sau nào sau đây không chính xác:Biến là đối tượng dữ liệu dùng để lưu trữ các giá trị trung gian trong quá trình tính toán.Biến thường không tương ứng với một thực thể vật lý nào trong vi mạch mô tả.Hằng số là đối tượng dữ liệu dùng để lưu trữ các giá trị không đổi trong chương trìnhGiá trị của một tín hiệu được xác định từ nhiều điều kiện logic độc lập với nhau..11/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comTrắc nghiệmCâu 3: Mục đích của khai báo cấu hình là:Quy định về sử dụng kiến trúc cụ thể của các thiết kếQuy định về cấu hình các cổng vào ra của một thiết kế.Thiết lập các tham số tĩnh cho thiết kếCấu hình cho các dữ liệu vào ra của một thiết kế.12/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comTrắc nghiệmCâu 4: Mục đích của việc sử dụng các giá trị 9 mức logic của kiểu dữ liệu STD_LOGICĐảm bảo mô tả đầy đủ các trạng thái vật lý của mạch sốĐảm bảo có thể mô phỏng được chính xác chức năng của vi mạch số.Đảm bảo mô tả đầy đủ các dạng tín hiệu thật trong mạch và phục vụ mục đích mô phỏng kiểm traPhục vụ yêu cầu mở rộng cho đặc tính của vi mạch tích hợp số so với các mạch thông thường13/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comTìm lỗi sai ở đoạn code sauentity logic_expample isport( A : in std_ulogic_vector(8 downto 0); U : out std_ulogic_vector(8 downto 0) ); end logic_expample;-----------------------------------------architecture dataflow of logicexpample isBegin A <= “XXXX01ZWLH"; U <= A; U <= "X01ZWLH-1";end dataflow;14/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.comViết mô tả thực thể cho khối thiêt kế sau15/15Chương II: Ngôn ngữ VHDL quangkien82@gmail.com