Thiết kế logic số (Digital Logic design)

Thiết kế logic số (Digital Logic design)Bộ môn KT Xung, số, Vi xử lý08/2013https://sites.google.com/site/bmvixuly/thiet-ke-logic-soNội dung: Lịch sử phát triển ngôn ngữ VHDL, Cấu trúc chương trình VHDL, Kiến trúc dạng hành vi và dạng luồng dữ liệuThời lượng: 3 tiết bài giảng.2/16quangkien82@gmail.comMục đích, nội dungVHDL VHSIC HDL (Very-High-Speed-Intergrated-Circuit Hardware Description Language)1981 : Phát triển bởi Bộ Quốc phòng Mỹ.1983-1985: Được phát triển thành một ngôn ngữ HDL chính thống bởi 3 công ty Intermetrics, IBM and TI.1986: Chuyển giao toàn bộ bản quyền cho Viện Kỹ thuật Điện và Điện tử (IEEE).1987: Công bố thành một chuẩn ngôn ngữ IEEE-1076 1987.2002: Công bố chuẩn VHDL IEEE-1076 20022009: Công bố chuẩn VHDL IEEE-1076 20093/16quangkien82@gmail.comLịch sử phát triển của VHDLTính phổ biếnĐộc lập với công nghệ.Khả năng mô tả nhiều cấp độ.Khả năng trao đổi, tái sử dụng.4/16quangkien82@gmail.comĐặc điểm VHDLHDL for SpecificationHDL for SimulationHDL for Synthesis5/16quangkien82@gmail.comCác dạng mã nguồn VHDLCấu trúc chương trình VHDL6/16quangkien82@gmail.com011001010 1011+7/16quangkien82@gmail.comVD1– Khối cộng FULL_ADDERABCinSCout00000001100101001101100101010111001111118/16quangkien82@gmail.comFULL_ADDER - Dataflowsum = (a xor b) xor Cin;Cout = (a and b) or (Cin and (a xor b));9/16quangkien82@gmail.comFULL_ADDER - DataflowTrắc nghiệmCâu 1: Các thành phần bắt buộc của một thiết kế VHDL là:Khai báo thư việnKhai báo thực thể và mô tả kiến trúcMô tả kiến trúc và khai báo cấu hình tương ứngKhai báo thư viện, thực thể và mô tả kiến trúc10/16quangkien82@gmail.comTrắc nghiệmCâu 2: Mô tả kiến trúc dạng nào sau đây thể hiện bản chất mạch thiết kế rõ nhất:Dạng cấu trúcDạng hành viDạng cấu trúc kết hợp hành viDạng luồng dữ liệu11/16quangkien82@gmail.comTrắc nghiệmCâu 3: Phát biểu sau nào sau đây không chính xác:Cổng dạng linkage có thể đóng vai trò là bất cứ cổng dạng gìCổng buffer đóng vai trò là cổng ra hoặc tín hiệu bên trongCổng inout bắt buộc phải điều khiển dưới dạng cổng 3 trạng tháiKhông thể gán giá trị cho cổng dạng input.12/16quangkien82@gmail.comTrắc nghiệmCâu 4: Tham số tĩnh của một thiết kế làCác hằng số khai báo trong thiết kế đóCác cổng vào ra khai báo trong thực thể của thiết kếCác biến generic khai báo trong thực thể của thiết kế khi sử dụng thiết kế đó như một khối con thì buộc phải gán giá trị cố định.Các tín hiệu và khối con cài đặt trong mô tả kiến trúc.13/16quangkien82@gmail.comTrắc nghiệmCâu 5: Phát biểu nào sau đây không là đặc điểm của ngôn ngữ VHDL:Có tính phổ biến cao và được hỗ trợ rộng rãi bởi các công cụ thiết kế.Có khả năng mô tả những thiết kế với độ phức tạp không hạn chếLà một ngôn ngữ dùng để xây dựng các chương trình mô tả các khối số.Có khả năng mô tả ở nhiều dạng với các cấp độ chi tiết khác nhau.14/16quangkien82@gmail.comTìm lỗi sai ở đoạn code sauentity accumulator is port( data : in std_logic_vector(3 downto 0); nRST : in out std_logic; 1acc : buffer std_logic_vector(3 down to 0); CLK : in std_logic; ); end accumulator;15/16quangkien82@gmail.comTìm lỗi sai ở đoạn code saubegin process(clk) begin if clk = 1 and clk'event then a <= inp; outp <= b; end if; end process; process (oe, bidir) if( oe = '0') then bidir <= "ZZZZZZZZ“ b <= bidir; else bidir <= a; b <= bidir; end; end process;end maxpld;16/16quangkien82@gmail.com