Chương 4 Linh kiện mạch tuần tự

2012 dce Khoa KH & KTMT Bộ môn Kỹ Thuật Máy Tính BK TP.HCM Logic Design 1 Biên soạn tài liệu: Phạm Tường Hải Phan Đình Thế Duy Nguyễn Trần Hữu Nguyên Nguyễn Quang Huy 2012 dce Tài liệu tham khảo • “Digital Systems, Principles and Applications”, 8th/5th Edition, R.J. Tocci, Prentice Hall • “Digital Logic Design Principles”, N. Balabanian & B. Carlson – John Wiley & Sons Logic Design 1 2 Inc., 2004 2012 dce Linh kiện mạch BK TP.HCM tuần tự Logic Design 1 2012 dce Giới thiệu • Mạch tổ hợp không có bộ nhớ • Hầu hết các hệ thống được tạo thành từ mạch tổ hợp và các phần tử nhớ Logic Design 1 4 2012 dce Giới thiệu (tt) • Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ output của các phần tử nhớ (memory elements). • Output của hệ thống là một hàm chức năng lấy tín hiệu input ngoài và thông tin từ các phần tử nhớ. • Phần tử nhớ quan trọng nhất là flip-flop (FF) (được tạo ra từ các cổng logic). – Bản thân cổng logic không có khả năng nhớ – FF: kết nối các cổng logic theo cách mà thông tin có thể được lưu trữ Logic Design 1 5 2012 dce Giới thiệu (tt) • FF có 2 trạng thái Q=1, Q’=0 : trạng thái HIGH hoặc 1, SET. Q=0, Q’=1 : trạng thái LOW hoặc 0, CLEAR / RESET FF còn có tên gọi khác là Latch (cài) Logic Design 1 6 2012 dce NAND Gate Latch • FF cơ bản nhất có thể được xây dựng từ 2 cổng NAND hoặc 2 cổng NOR • FF tạo thành từ 2 cổng NAND được gọi là NAND gate latch hay latch • Ngõ ra cổng NAND-1 nối vào ngõ nhập của cổng NAND-2 và ngược lại • Output được đặt tên là Q và Q’ (Q và Q’ luôn ngược nhau trong điều kiện bình thường). • Có 2 input: –SET input: set Q = 1. –CLEAR input : set Q = 0. Logic Design 1 7 2012 dce NAND Gate Latch • Khi SET = 1 và CLEAR = 1 thì mạch NAND latch có 2 trường hợp có thể xảy ra – Ngõ xuất phụ thuộc vào trạng thái các ngõ nhập trước đó Logic Design 1 8 2012 dce NAND Gate Latch • Setting: xảy ra khi SET input có một xung xuống 0 trong khi CLEAR input vẫn bằng 1 – Trường hợp Q = 0 Logic Design 1 9 2012 dce NAND Gate Latch • Setting: xảy ra khi SET input có một xung xuống 0 trong khi CLEAR input vẫn bằng 1 – Trường hợp Q = 1 Logic Design 1 10 2012 dce NAND Gate Latch • Clearing: xảy ra khi CLEAR input có một xung xuống 0 trong khi SET input vẫn bằng 1 – Trạng thái Q = 0 Logic Design 1 11 2012 dce NAND Gate Latch • Clearing: xảy ra khi CLEAR input có một xung xuống 0 trong khi SET input vẫn bằng 1 – Trạng thái Q = 1 Logic Design 1 12 2012 dce NAND Gate Latch • Khi SET = CLEAR = 0 cùng lúc thì giá trị output sẽ không thể đoán trước được. Tuỳ thuộc vào tín hiệu nào lên 1 trước. • Vì vậy, trong NAND latch điều kiện SET = CLEAR = 0 không được sử dụng. Logic Design 1 13 2012 dce NAND Gate Latch Logic Design 1 14 2012 dce NOR Gate Latch Logic Design 1 15 2012 dce Clock Signals và Clocked FFs • Một hệ thống số có thể hoạt động trong chế độ bất đồng bộ (Asynchronous) hoặc đồng bộ (Synchronous). – Hệ thống bất đồng bộ: output có thể thay đổi trạng thái bất kì lúc nào khi input thay đổi. – Hệ thống đồng bộ: output thay đổi trạng thái tại một thời điểm xác định bởi tín hiệu clock (Clock signal) Logic Design 1 16 2012 dce Clock Signals và Clocked FFs • Tín hiệu Clock được phân bổ đến tất cả các phần của hệ thống. Output có thể thay đổi chỉ khi tín hiệu clock chuyển trạng thái. • Tín hiệu clock chuyển trạng thái từ – 0 lên 1: cạnh lên (Positive going transition – PGT). – 1 xuống 0: cạnh xuống (Negative going transition – NGT). Logic Design 1 17 2012 dce Clock Signals và Clocked FFs • Hầu hết các hệ thống số đều hoạt động ở chế độ đồng bộ (Synchronous). • Clocked FF được thiết kế để khi có sự thay đổi trạng thái của clock thì trạng thái của output cũng thay đổi theo. Logic Design 1 18 2012 dce Clocked Flip-Flops • Clocked FFs có một tín hiệu clock được đặt tên là CLK, CP, hoặc CK. Hầu hết các tín hiệu CLK là tín hiệu kích cạnh (egde triggered). • Clocked FFs có hơn 1 tín hiệu điều khiển, các tín hiệu điều khiển không ảnh hưởng đến trạng thái của output cho đến khi có sự thay đổi trạng thái của clock xảy ra. Logic Design 1 19 2012 dce Clocked Flip-Flops Logic Design 1 20 2012 dce Clocked SC Flip-Flops Logic Design 1 21 2012 dce Cấu tạo mạch - edge triggered SC FF Logic Design 1 22 2012 dce Cấu tạo mạch - edge triggered SC FF Logic Design 1 23 2012 dce Clocked SC Flip-Flops Logic Design 1 24 2012 dce JK Flip-Flops • Ở mạch cài SC / SR – Cả 2 ngõ vào không được đồng thời mang giá trị 1 – Không phù hợp với thực tế, cần phải có sự cải tiến Logic Design 1 25 2012 dce JK Flip-Flops Logic Design 1 26 2012 dce JK Flip-Flops Logic Design 1 27 2012 dce D Flip-Flops Logic Design 1 28 2012 dce D Flip-Flops • Hiện thực D FF từ JK FF Logic Design 1 29 2012 dce D Latch Logic Design 1 30 2012 dce Asynchronous Inputs (bất đồng bộ) • Các tín hiệu input S, C, J, K and D được xem là các tín hiệu điều khiển (control inputs). Những input này cũng được xem là các tín hiệu input đồng bộ vì những thay đổi của chúng chỉ ảnh hưởng đến ngõ output khi có tín hiệu động bộ của CLK. • FFs cũng có những tín hiệu input bất đồng bộ (asynchronous inputs) hoạt động độc lập với các tín hiệu input đồng bộ và tín hiệu CLK. Những tín hiệu này được sử dụng để set FF lên trạng thái 1 hay clear FF về trạng thái 0 bất kì lúc nào và không quan tâm đến những input khác. Logic Design 1 31 2012 dce Asynchronous Inputs (bất đồng bộ) Logic Design 1 32 2012 dce Asynchronous Inputs (bất đồng bộ) Logic Design 1 33 2012 dce FF – Vấn đề thời gian • Setup and Hold time Logic Design 1 34 2012 dce FF – Vấn đề thời gian (tt) • Trễ lan truyền (Propagation delay) Logic Design 1 35 2012 dce FF – Vấn đề thời gian (tt) • Maximum clock frequency • Clock pulse high or low times • Clock transition times Logic Design 1 36 2012 dce Ứng dụng FF • Lưu trữ dữ liệu và truyền dữ liệu – Thường sử dụng FF để lưu trữ dữ liệu hay thông tin. Dữ liệu được lưu trữ theo 1 nhóm các FF gọi là register (thanh ghi). – Các hoạt động thường được thực hiện với các dữ liệu được lưu trong register là truyền dữ liệu (data tranfer). Logic Design 1 37 2012 dce Ứng dụng FF (1) • Truyền dữ liệu song song (Parallel transfer) Logic Design 1 38 2012 dce Ứng dụng FF (2) • Thanh ghi dịch (shift register) Logic Design 1 39 2012 dce Ứng dụng FF (3) • Chia tần số và đếm (Frequency division and counting) Logic Design 1 40 2012 dce Ứng dụng FF (3) • Hoạt động đếm và sơ đồ chuyển trạng thái (state transition diagram) Logic Design 1 41 2012 dce Ứng dụng FF (3) • Mod number – MOD number: chỉ số trạng thái trong chuỗi đếm . – Bộ đếm ở ví dụ trước có 23=8 trạng thái khác nhau(000 tới 111). Bộ đếm này được gọi là bộ đếm MOD-8. – Nếu có 4 FF thì chuỗi trạng thái sẽ đếm từ 0000 đến 1111(có 16 trạng thái). Và được gọi là bộ đếm MOD-16. – Bộ đếm MOD-2N có khả năng đếm tới 2N -1 sau đó quay về trạng thái 0. Logic Design 1 42 2012 dce Thiết bị Schmitt-trigger Logic Design 1 43 2012 dce Mạch tạo xung clock • Bộ dao động Schmitt-trigger Logic Design 1 44 2012 dce Mạch tạo xung clock • IC định thời (timer) 555 Logic Design 1 45