Luận văn Kỹ thuật FPGA áp dụng thực hiện cho bộ mã FEC trong hệ DVB

i -------------------------------------------------------------------------------------------------------- ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ TRẦN KHÁNH THÀNH KỸ THUẬT FPGA ÁP DỤNG THỰC HIỆN CHO BỘ MÃ FEC TRONG HỆ DVB LUẬN VĂN THẠC SĨ Hà Nội - 2009 ii -------------------------------------------------------------------------------------------------------- MỤC LỤC MỤC LỤC.......................................................................................................................... i THUẬT NGỮ VIẾT TẮT ................................................................................................. v DANH MỤC HÌNH VẼ..................................................................................................viii DANH MỤC BẢNG BIỂU ............................................................................................... x MỞ ĐẦU........................................................................................................................... 1 CHƯƠNG 1: TỔNG QUAN VỀ FPGA ................................................................3 1.1. Mở đầu..............................................................................................................3 1.2. Tổng quan về FPGA..........................................................................................3 1.3. Xilinx FPGAs....................................................................................................5 1.3.1 Virtex-II CLB........................................................................................................ 5 1.3.2 Virtex-II IOB......................................................................................................... 7 1.3.3 Virtex-II Clock Tiles ............................................................................................. 7 1.3.4. VirtexII Pro .......................................................................................................... 8 1.4. VTsim ...............................................................................................................9 1.5. Các công trình liên quan tới VTsim: JHDL, JBits, JHDLBits và ADB...........10 1.5.1 JHDL................................................................................................................... 11 1.5.2 Cơ bản về JBits và ADB...................................................................................... 11 1.5.3 JHDLBits ............................................................................................................ 11 1.6. Những cải tiến JHDLBits và JBits ...................................................................12 1.7 Ứng dụng FPGA trong tính toán ô....................................................................14 1.7.1 Thiết kế mức cao tổng quát.................................................................................. 14 1.7.2. MULTIPLE........................................................................................................ 17 1.7.3 SINGLE .............................................................................................................. 19 1.7.4 BOOTH............................................................................................................... 21 1.7. 5 BIT..................................................................................................................... 23 1.8. Kết luận...........................................................................................................25 CHƯƠNG 2: MỘT SỐ ỨNG DỤNG CỦA FPGA..............................................27 2.1. Mở đầu............................................................................................................27 2.2. Ứng dụng FPGA cho trạm gốc 3G-UMTS.......................................................27 2.2.1. Tại sao lại lựa chọn FPGA .................................................................................. 27 2.2.1.1 Giảm rủi ro thiết kế....................................................................................... 27 2.2.1.2. Đáp ứng yêu cầu phát triển của BTS ............................................................ 27 2.2.2. Hạn chế của DSP ban đầu ................................................................................... 28 2.2.2.1 Thiết bị DSP ban đầu .................................................................................... 28 2.2.2.2. Các ưu điểm về hiệu năng của FPGA ........................................................... 28 2.2.3. Các tính năng chính của FPGA trong 3G ............................................................ 29 2.2.3.1. Tốc độ xử lý tín hiệu cao.............................................................................. 29 2.2.3.2 Kiểm tra lỗi đường truyền (FEC) .................................................................. 29 2.2.3.3. Chức năng bắc cầu và điều khiển ................................................................. 29 2.2.3.4. Các giao diện thích ứng với các chuẩn mạng khác nhau ............................... 30 2.2.4. Máy thu phát 3G................................................................................................ 30 2.2.4.1. Máy thu – phát ............................................................................................. 30 2.2.4.2 Máy thu Rake .............................................................................................. 31 2.2.5. Sơ đồ MUD ........................................................................................................ 31 2.2.6.1 Cơ sở ............................................................................................................ 32 2.2.6.2 Kiến trúc VLSI nhằm tới FPGA.................................................................... 35 2.2.6.3 Phương thức thực hiện ................................................................................. 39 2.2.6.4. Kết quả ........................................................................................................ 40 iii -------------------------------------------------------------------------------------------------------- 2.2.6. Phân vùng hệ thống ............................................................................................ 43 2.2.6.1. Phân vùng Mip cao ...................................................................................... 43 2.2.6.2. Phân vùng Mip thấp ..................................................................................... 44 2.2.6.3. Phân vùng quản lý hệ thống ......................................................................... 44 2.2.7. Mô hình FPGA với 64 kênh AMR ...................................................................... 44 2.3. Ứng dụng FPGA cho mã Turbo.......................................................................45 2.3.1. Bộ mã hóa TCC.................................................................................................. 45 2.3.1.1. Các tính năng ............................................................................................... 45 2.3.1.2. Ứng dụng ..................................................................................................... 45 2.3.1.3 Mô tả tổng quan ............................................................................................ 45 2.3.1.4. Hoạt động đa kênh ....................................................................................... 47 2.3.2. Bộ giải mã TCC.................................................................................................. 52 2.3.2.1. Giới thiệu:.................................................................................................... 52 2.3.2.2. Đặc tính: ...................................................................................................... 52 2.3.2.3. Ứng dụng ..................................................................................................... 52 2.3.2.4. Mô tả chung ................................................................................................ 52 2.4. Kết luận...........................................................................................................54 CHƯƠNG 3: KỸ THUẬT FPGA ÁP DỤNG THỰC HIỆN CHO BỘ MÃ FEC HỆ DVB………........................................................................................................55 3.1. Mở đầu............................................................................................................55 3.2. Bộ mã hoá và giải mã FEC, hệ DVB ...............................................................55 3.2.1. Tổng quan về FEC .............................................................................................. 55 3.2.1.2. Tổng quan về truyền hình số mặt đất ........................................................... 56 3.3. Sơ đồ mô phỏng bộ mã hoá giải mã FEC trong hệ DVB ..................................60 3.3.1. Sơ đồ khối chung ................................................................................................ 60 3.3.2. Bộ mã hoá .......................................................................................................... 60 3.3.2.1 Bộ trễ........................................................................................................... 61 3.3.2.2 Bộ mã hoá ngoài .......................................................................................... 61 3.3.2.3 Khối mã hoá chập ........................................................................................ 61 3.3.2.4 Khối mã hoá trong ....................................................................................... 62 3.3.2.5 Khối đục lỗ .................................................................................................. 62 3.3.3. Bộ giải mã .......................................................................................................... 63 3.3.3.1 Bộ giải mã hoá ngoài ................................................................................... 63 3.3.3.2 Khối giải mã hoá chập .................................................................................. 63 3.3.3.3 Khối giải mã hoá trong................................................................................. 64 3.3.2.3 Khối giải đục lỗ ........................................................................................... 64 3.4. Thực hiện và kết quả thu được.........................................................................64 3.4.1. Các bước thực hiện.......................................................................................64 3.4.1.1 Thực hiện trong phần mềm Math lab............................................................ 64 3.4.1.1 Thực hiện trong ISE..................................................................................... 65 3.4.1.1 Thực hiện trong FUSE ................................................................................. 65 3.4.1. Kết quả thu được cho bộ mã hoá...................................................................65 3.4.1.1 Đầu vào mã hoá ........................................................................................... 65 3.4.1.2 Đầu ra sau khi mã hoá.................................................................................. 65 3.4.1. Kết quả thu được cho bộ giải mã ..................................................................65 3.4.1.2 Đầu ra sau khi giải mã hoá ........................................................................... 65 3.4.1.2 Đầu ra giải mã sẵn sàng FIFO ...................................................................... 66 KẾT LUẬN ..................................................................................................................... 67 TÀI LIỆU THAM KHẢO................................................................................................ 69 PHỤ LỤC........................................................................................................................ 70 iv -------------------------------------------------------------------------------------------------------- 1.Liên hệ giữa Matlab và FPGA.............................................................................70 1.1. Tích hợp thuật toán Matlab vào trong thiết kế FPGA. ............................................ 70 1.2. Matlab một môi trường phát triển cho thiết kế FPGA............................................. 75 v -------------------------------------------------------------------------------------------------------- THUẬT NGỮ VIẾT TẮT A ADB Alternate Wire Database Cơ sở dữ liệu dây thay thế AHB Advanced High- Performance Bus Bus hiệu năng cao tăng cường AMR Adaptive Multi Rate Bộ thích ứng đa tốc độ API Application Programming Interface Giao diện lập trình ứng dụng ARIB Association of Radio Industries and Businesses ASIC Application Specific Intergrated Circuit Vi mạch tích hợp ứng dụng ATSC Advanced Television System Committee B BLER Block Error Rate Tỷ lệ lỗi khối BST- OFDM Band Segmented OFDM BTS Base Transceiver Station Trạm phát gốc C CC Convolutional Coding Mã hoá chập CDMA Code Device Multiplex Access Đa truy nhập phân chia theo mã CLB Configurable Logic Block Khối logic khả cấu hình CM Core Module Modun lõi D DCI Digitally Controlled Impedance Trở kháng điều khiển kỹ thuật số DCM Digital Clock Manager Bộ quản lý clock kỹ thuật số DDR Dual Data Rate Công nghệ lưu dữ liệu kép vi -------------------------------------------------------------------------------------------------------- DIGEG Digital Broadcasting Expert Group DSP Digital Signal Processing Xử lý tín hiệu số DVB-T Digital Video Broadcasting- Terrestrial F FPGA Field Programmable Gate Array Vi mạch mảng phần tử logic khả trình FSM Finite State Machine Thiết bị trạng thái hạn chế FEC Forward Error Correction Gửi bản tin tự sửa lỗi G GUI Graphical User Interface Giao diện đồ họa người dùng H HDL Hardware Description Languages Ngôn ngữ mô tả phần cứng I ISI Inter Symbols Interference Nhiễu xuyên ký tự ITU International Telecommunication Union Tổ chức viễn thông toàn cầu IOB Input/Output Block Khối vào ra J JHDL Java Hardware Desription language Ngôn ngữ mô tả phần cứng trên nền Java L LUT Look Up Table Bảng dò tìm LE Logical Element Phần tử logic LM Logic Module Modun logic M MIMO Multi Input Multi Output Nhiều đầu vào nhiều đầu ra vii -------------------------------------------------------------------------------------------------------- MMSE Minimum-Mean-Square-Error Lỗi trung bình quân phương tối thiểu MAI Multi-Access Interferences Nhiễu đa truy nhập MUD Multi User Detection Bộ dò đa người dùng O OVSF Orthogonal Variable Spreading Factor Hệ số trải phổ khả biến trực giao R RTL Register Transfer Level Mức chuyển đổi thanh ghi RTR Run Time Reconfiguration Đặt lại cấu hình thực RAM Random Access Memory Bộ nhớ truy cập ngẫu nhiên ROM Read Only Memory Bộ nhớ chỉ đọc RS Reed-solomon S SEU Single Event Upset Nhiễu biến cố đơn P PE Processing Elements Thành phần xử lý PLD Programmable Logic Device Thiết bị logic khả lập trình X XHWIF The Xilinx Hardware Interface Giao diện phần cứng Xilinx U UMTS Universal Mobile Telecommunications Service Dịch vụ viễn thông di động toàn cầu W WCDMA Wideband Code Division Multiple Access Đa truy nhập phân chia theo mã băng rộng 3GPP Third Generation Partnership Project Dự án hợp tác 3G viii -------------------------------------------------------------------------------------------------------- DANH MỤC HÌNH VẼ Hình 1. 1 Bốn lĩnh vực thiết kế chính của FPGA .................................................................... 3 Hình 1. 2 Kết cấu bên trong FPGA......................................................................................... 4 Hình 1. 3 Sơ đồ tile Virtex-II FPGA....................................................................................... 5 Hình 1. 4 Bố trí chức năng của LE ......................................................................................... 6 Hình 1. 5 Bố trí chức năng của LE ......................................................................................... 7 Hình 1. 6 Cấu hình bộ đệm clock toàn cục ............................................................................. 8 Hình 1. 7 Cấu tạo của JHDL ................................................................................................ 10 Hình 1. 8 Dòng thiết kế JHDLBits ....................................................................................... 12 Hình 1. 9 Quá trình xác nhận dòng bits ................................................................................ 14 Hình 1. 10 Thuật toán thực thi FPGA ................................................................................... 15 Hình 1. 11 Cấu trúc FPGA mức cao ..................................................................................... 16 Hình 1. 12 Cấu trúc hàng ô................................................................................................... 17 Hình 1. 13 Luồng nóng tính toán, công thức cho kiến trúc MULTIPLE................................ 18 Hình 1. 14 Các bộ nhân nguyên được canh chỉnh ................................................................. 18 Hình 1. 15 Cấu trúc ô cho kiến trúc MULTIPLE .................................................................. 19 Hình 1. 16 Các phép toán luồng nóng phân vùng cho kiến trúc SINGLE.............................. 20 Hình 1. 17 Các cấu trúc của bộ điều khiển và ô cho kiến trúc SINGLE ................................ 20 Hình 1. 18 Phần cứng cho thuật toán Booth.......................................................................... 21 Hình 1. 19 Thuật toán Booth cho bộ nhân bù hai.................................................................. 22 Hình 1. 20 Các phép tính luồng nóng cho kiến trúc BOOTH ................................................ 22 Hình 1. 21 Cấu trúc ô và bộ điều khiển cho kiến trúc BOOTH ............................................. 23 Hình 1. 22 Tuyến đầu tiên của kiến trúc BIT cho tính toán luồng nóng................................. 24 Hình 1. 23 Cấu trúc ô và bộ điều khiển cho kiến trúc BIT .................................................... 25 Hình 2. 1 Sự phức tạp của thiết bị và quá trình phát triển của FPGA .................................... 27 Hình 2. 2 Bản thiết kế DSP ban đầu ..................................................................................... 28 Hình 2. 3 Khối thực thi FPGA.............................................................................................. 28 Hình 2. 4 Sơ đồ máy phát 3G ............................................................................................... 30 Hình 2. 5 Sơ đồ máy thu 3G ................................................................................................. 30 Hình 2. 6 Mô hình máy thu Rake ......................................................................................... 31 Hình 2. 7 Sơ đồ khối bộ dò đa người dùng (CF-MUD)......................................................... 32 Hình 2. 8 Nguyên lý của khối lấy dấu (a) và khối tách sóng cho k người dùng (b)................ 34 Hình 2. 9 Ước tính hiệu năng của phương pháp MUD.......................................................... 35 Hình 2. 10 Kiến trúc phần cứng đơn giản hoá của CF-MUD ................................................ 36 Hình 2. 11 Ánh xạ CF-MUD lên phần tử xử lý và bộ nhớ trong ........................................... 38 Hình 2. 12 Tiến trình xử lý pipeline trong tiến trình xử lý lấy dấu ........................................ 41 Hình 2. 13 Chiến lược đường ống (